JPWO2004070746A1 - スパイラルインダクタおよびトランス - Google Patents
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- 239000000758 substrate Substances 0.000 claims description 28
- 239000004065 semiconductor Substances 0.000 claims description 19
- 239000012212 insulator Substances 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 description 42
- 239000002184 metal Substances 0.000 description 42
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 230000003071 parasitic effect Effects 0.000 description 11
- 230000000694 effects Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910001020 Au alloy Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000003353 gold alloy Substances 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F17/00—Fixed inductances of the signal type
- H01F17/0006—Printed inductances
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F17/00—Fixed inductances of the signal type
- H01F17/0006—Printed inductances
- H01F2017/0046—Printed inductances with a conductive path having a bridge
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F17/00—Fixed inductances of the signal type
- H01F17/0006—Printed inductances
- H01F2017/008—Electric or magnetic shielding of printed inductances
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
- H01F27/00—Details of transformers or inductances, in general
- H01F27/34—Special means for preventing or reducing unwanted electric or magnetic effects, e.g. no-load losses, reactive currents, harmonics, oscillations, leakage fields
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
Description
携帯端末や無線LAN(Local Area Network)では、送信周波数としてGHz帯が多く用いられている。従来、GHz帯を利用した送受信のためのアナログ回路に用いられる半導体装置はガリウム砒素基板上に形成されていた。
しかし、シリコンCMOS(Complementary Metal Oxided Semiconductor)の微細化が進み、シリコン基板上での動作可能周波数が高くなったことに伴い、GHz帯用の半導体装置もシリコン基板を用いて作ることが可能になった。シリコン基板上に形成することにより、ガリウム砒素基板上に形成するよりも安価に製造することができる。また、従来からシリコン基板上に作成されてきたデジタル回路と、送受信のためのアナログ回路を一つの基板上に形成することができるという利点がある。
アナログ回路に用いられる重要な受動素子としてスパイラルインダクタがある。スパイラルインダクタの直径は数10μm〜数100μmであり、トランジスタなどの能動素子と比べて非常に大きな面積を占める。従って、アナログ回路を備えた半導体装置を小型化するためにはスパイラルインダクタを小さくできればより効果的である。
従来の標準的なスパイラルインダクタは、渦状に配置した導電膜層による配線で形成されるスパイラル配線と、このスパイラル配線の内側の端から外側に引き出されたアンダーパス配線と、スパイラル配線とアンダーパス配線を電気的に接続するプラグ配線から形成される。
スパイラルインダクタは、半導体基板上に設けられた絶縁膜上に形成される。導電膜層としては、ガリウム砒素基板上では例えば金や金合金、シリコン基板上では例えばアルミニウムやアルミニウム合金もしくは銅などが用いられる。
前述のように、シリコンCMOSの微細化により、GHz帯に利用できる高周波アナログ回路の作成にシリコン基板が用いられるようになったことで半導体装置の小型化が進んだが、半導体装置の横方向の微細化を行うためには、アナロダ回路に用いる導電膜層の厚さを薄くする必要がある。これにより、スパイラルインダクタは小型化されるが、導電膜層の厚さを薄くするとスパイラルインダクタの抵抗値は高くなり性能が低下する。
そこで、その解決策として従来下記のような方法が提案されている。
例えば、J.N.Burghartz他,「Microwave Inductors and Capacitors in Standard Multilevel Interconnect Silicon Technology」,IEEE TRANSACTION ON MICROWAVE THEORY AND TECHNOLOGYS,VOL.44,p.100−104,1996に示された従来のスパイラルインダクタは、アルミと銅の合金による4層の導電膜層を用いて作られている。半導体基板にはシリコン基板が用いられており、その上の絶縁層上に、第1の導電膜層から第4の導電膜層が間に絶縁層を挟んで重ねられている。スパイラル配線は、各導電膜層をプラグ配線によって並列に接続することにより形成されている。
このように、2層以上の導電膜層を並列に接続してスパイラル配線を形成することによりスパイラル配線の抵抗値を下げ、スパイラルインダクタの性能を向上させている。
この従来のスパイラルインダクタでは、アンダーパス配線は第1の導電膜層によって形成されており、スパイラル配線とはプラグ配線によって電気的に接続されている。
また、例えば特開平9−181264号公報に示された従来のスパイラルインダクタでは、第2の導電膜層でスパイラル配線を形成し、その下に位置する第1の導電膜層によってアンダーパス配線を形成している。さらに、第1の導電膜層のアンダーパス配線を形成する領域以外の部分によってスパイラル配線を形成し、第2の導電膜層によるスパイラル配線と並列に接続している。
このように、この従来のスパイラルインダクタでは、スパイラル配線のうち、複数の導電膜層を並列接続した部分では導電膜層が実質的に厚くなっているので、抵抗値が抑えられている。
しかし、これらの従来のスパイラルインダクタにおいては、アンダーパス配線や、上述の第2の従来例のアンダーパス配線と交差した領域のスパイラル配線は、少ない導電膜層によって形成されていることからその部分での抵抗値は下げることができない。
さらに、スパイラルインダクタに多くの電流を流す場合、次のような問題がある。
スパイラルインダクタを、例えば無線通信の送信回路のような多くの電流が流れる回路に用いる場合には、スパイラルインダクタの性能を高めることよりもエレクトロマイグレーション(断線)が起こらないようにすることが重要な課題である。エレクトロマイグレーションは、配線中の電子流によって配線中の金属原子が移動し、欠陥が誘起されることによって発生する。
上述した従来のスパイラルインダクタのうち、少ない導電膜層で形成されている部分ではエレクトロマイグレーションが発生しやすい。具体的には、上述のJ.N.Burghartz他により開示されたスパイラルインダクタにおけるアンダーパス配線、特開平9−181264号公報に開示されたスパイラルインダクタにおけるアンダーパス配線とこれに交差するスパイラル配線の部分が該当する。従って、スパイラル配線部分が2層以上の導電膜層によって形成されていても、信頼性の点からそのスパイラルインダクタには1層で形成されたアンダーパス配線部分に流すことができる電流しか流すことができないことになる。
従来のスパイラルインダクタにおいてエレクトロマイグレーションを防止する場合、以下のような方法が考えられる。
1つの方法は、アンダーパス配線の幅を広くし、アンダーパス配線部分のエレクトロマイグレーション耐性を高くすることである。しかし、半導体基板に接近しているアンダーパス配線の幅を広げると、アンダーパス配線と半導体基板との間の寄生容量がそれに比例して増加し、スパイラルインダクタの性能が劣化する。また、スパイラル配線とアンダーパス配線との対向面積も広くなるので、この間に存在する寄生容量も増加し、これもスパイラルインダクタの特性劣化の要因となる。
別の方法として、半導体基板に最も近い2層の導電膜層を並列接続してアンダーパス配線を形成し、スパイラル配線は最上層のみによって形成するという方法もある。この方法によれば、アンダーパス配線が2層になるためエレクトロマイグレーション耐性は高くなる。また、前述の方法に比べアンダーパス配線に付随する寄生容量の増加を抑えることができる。しかし、スパイラル配線を2層で形成した場合と同じインダクタンスを得るためには、配線の幅を広げると同時に、スパイラル配線の直径を大きくする必要があり、それだけ大きな面積が必要になる。
このように、従来のスパイラルインダクタでエレクトロマイグレーションを防ぐためには、寄生容量が増加して性能が悪くなるか、または、スパイラル配線の面積が大きくなってしまう。すなわち、性能か面積のどちらかを犠牲にしなければならないという課題があった。
この発明は上記のような課題を解決するためになされたもので、エレクトロマイグレーションを抑制すると共に、スパイラルインダクタの性能を下げず、かつ小型のスパイラルインダクタを得ることを目的とする。
このことによって、エレクトロマイグレーションを抑制すると共に、スパイラルインダクタの性能を下げず、かつ小型のスパイラルインダクタが得られる効果がある。
第2図は、この発明の実施の形態1による、スパイラルインダクタの配線の寸法を示す図である。
第3図は、この発明の実施の形態1による、スパイラルインダクタの斜視図である。
第4図は、この発明の実施の形態1による、スパイラルインダクタの分解斜視図である。
第5図は、第1図のA−B方向の断面図である。
第6図は、この発明の実施の形態2による、スパイラルインダクタの上面から見た模式図である。
第7図は、この発明の実施の形態2による、スパイラルインダクタの斜視図である。
第8図は、この発明の実施の形態3による、スパイラルインダクタの上面から見た模式図である。
第9図は、この発明の実施の形態3による、スパイラルインダクタの斜視図である。
第10図は、この発明の実施の形態4による、スパイラルインダクタの上面から見た模式図である。
第11図は、この発明の実施の形態4による、スパイラルインダクタの斜視図である。
第12図は、この発明の実施の形態4による、スパイラルインダクタを簡略化した図である。
第13図は、この発明の実施の形態5による、トランスを上面から見た模式図である。
第14図は、この発明の実施の形態5による、トランスの斜視図である。
第15図は、この発明の実施の形態5による、トランスを簡略化した図である。
実施の形態1.
第1図は、実施の形態1によるスパイラルインダクタ100を上面から見た模式図である。また、第3図はスパイラルインダクタ100の斜視図であり、第4図は配線間の位置関係を説明するためにスパイラルインダクタ100を上下方向に分割した状態を示す斜視図である。さらに第5図は、第1図のA−B断面の断面図である。
第3図、第4図、第5図に示すように、スパイラルインダクタ100は、半導体基板80の上に第1の金属配線30、第2の金属配線40、第3の金属配線50を形成する導電膜層が設けられている。各導電膜層の間には、例えば、厚さ1μmの絶縁体90が設けられている。第2の金属配線40は、第4図に示すように金属片40a,40b,40cから形成されている。
また、スパイラルインダクタ100は、第4図に示すようにアンダーパス配線10と、スパイラル配線20によって構成される。
アンダーパス配線10は、第4図に示すように第1の金属配線30と金属片40cを多数の第1のコンタクト配線60によって並列接続することにより形成されている。
スパイラル配線20は、第4図に示すように、直下にアンダーパス配線10のある所では第3の金属配線50のみで構成され、直下にアンダーパス配線10が無いところでは、第3の金属配線50と第2の金属配線40とを第2のコンタクト配線70によって並列に接続することにより形成されている。
第2図は、スパイラルインダクタ100の配線の寸法を示す図である。図に示すように、スパイラル配線20を形成する第3の金属配線50の幅は、直下にアンダーパス配線10のない直線部では例えば20μmとする。一方、直下にアンダーパス配線10のある直線部では例えば30μmとし、幅を広くする。
また、第2の金属配線40については、スパイラル配線20を形成する部分(金属配線40b,40c)については幅を20μmとし、アンダーパス配線10を形成する部分(金属配線40a)については30μmとする。アンダーパス配線10を形成する第1の金属配線30の幅は30μmとする。
このように、スパイラル配線20については、第3の金属配線50と第2の金属配線40を並列接続した部分は狭い幅(20μm)とし、第3の金属配線50のみで形成される部分は広い幅(30μm)にした。また第1の金属配線30と第2の金属配線40で形成されるアンダーパス配線10の幅は30μmとした。
このように少ない層で形成される部分の幅を広くすることで、スパイラルインダクタ100のいずれの部分でも、エレクトロマイグレーションを起こさないようにすることが出来る。また、この構成によれば、アンダーパス配線10の幅が広くなりすぎる事による寄生容量の増加の問題を回避できる。さらにスパイラルインダクタ100の占める面積を小さくする事が出来る。
各配線の幅は、スパイラルインダクタ100を小型にするという観点から、エレクトロマイグレーションが発生しない下限の幅を選べばよい。
なお、実施の形態1では、第5図に示すようにスパイラルインダクタ100は絶縁体90に囲まれているが、各金属配線による構造が支持され、かつ絶縁されるならば、例えば複数の絶縁体の積層構造であってもよい。また、一部が中空であったり、スパイラルインダクタ100とは絶縁された導電体を含む構造であってもよい。
また、各金属配線とコンタクト配線は、異なる材料で形成されていてもよいし、例えば銅を用いたダマシン構造のように同じ材料で同時に形成するようにしてもよい。
また、この実施の形態1では、コンタクト配線は円筒状の導電体であるが、電気的に上下の配線間を接続できれば他の形状であってもよい。例えば、スパイラル配線の配線方向に沿って設けた溝を導電体で埋めたような板状のコンタクト配線であっても良い。
また、第1〜第3の金属配線を形成する導電膜層の厚さを合わせて調整することにより、各配線構造の幅を決定してもよい。例えば、最上層(第3の金属配線50)の導電膜層を厚くすれば、配線の幅はより狭くすることが出来る。
また、実施の形態1では半導体基板としてシリコン基板を用いたが、例えばSiGe基板、あるいは複数種類の半導体を積層した基板、あるいは間に絶縁体を挟んだSOI(Silicon On Insulator)のような基板を用いてもよい。
以上のように、この実施の形態1によれば、3層の導電膜層を備えたスパイラルインダクタ100において、アンダーパス配線10が直下にあるところでは1層の導電膜層によってスパイラル配線20を形成するかわりに配線幅を広くし、アンダーパス配線10が直下に無いところでは2層の導電膜層によってスパイラル配線20を形成する代わりに配線幅を狭くするようにしたので、スパイラルインダクタ100の各部でエレクトロマイグレーションを抑制すると共に、スパイラルインダクタ100の性能を下げず、かつ面積の増加を抑えることができる。
なお、スパイラルインダクタ100は3層の導電膜層を備えたものに限定せず、2層以上であれば何層の導電膜層を備えていてもよい。3層以上の導電膜層を備える場合でも、その全ての導電膜層をスパイラル配線に用いる必要は無く、2層以上の任意の導電膜層を用いてスパイラル配線を形成すればよい。このとき望ましくは、半導体基板から離れた上層の導電膜層を用いてスパイラルインダクタを構成することにより半導体基板とスパイラルインダクタとの間の寄生容量を減らすことが可能となり、より高性能なスパイラルインダクタを得ることができる。
実施の形態2.
スパイラルインダクタの外形は、実施の形態1のような四角形に限定するものではなく、五角形やそれ以上の辺数の多角形でもよい。また、スパイラルインダクタの2つの端子の方向は実施の形態1のように180度に限定しない。
例えば第6図および第7図に示すスパイラルインダクタ200のように、八角形の形状で端子が90度の方向に引き出されていてもよい。図中の符号については、第1図および第3図の符号と同一の符号は同一の構成要素をあらわしている。
図に示すように、アンダーパス配線10が直下にある直線部分(八角形の1辺)では、アンダーパス配線10が直下にない直線部分よりも配線幅が広くなっている。
このように、スパイラルインダクタの外形や端子の方向にかかわらず、実施の形態1と同様の効果を奏する。
実施の形態3.
さらに、スパイラルインダクタの外形は、第8図および第9図に示すスパイラルインダクタ300のように曲線で形成されていてもよい。図中の符号については、第1図および第3図の符号と同一の符号は同一の構成要素をあらわしている。
第8図に示すように、第2の金属配線40と第3の金属配線50とを第2のコンタクト配線70で接続することによりスパイラル配線20を形成している部分では、図の上半分における配線幅が狭くなっている。第2の金属配線40のみでスパイラル配線20を形成しているところでは、一定の広い幅で形成されている。
配線幅の異なる部分同士の接続は、第8図および第9図に示すように、滑らかに配線幅を変えて接続する方が望ましい。
なお、スパイラルインダクタ300のエレクトロマイグレーション耐性は、スパイラル配線各部(2層部分と1層部分)において、最も幅の狭い部分における値で考えればよい。
このように、スパイラルインダクタの外形が曲線で形成されていても、実施の形態1と同様の効果を得ることができる。
実施の形態4.
実施の形態1〜3はいずれも2端子のスパイラルインダクタであるが、スパイラルインダクタの途中に一つ以上の引き出し線があってもよい。
第10図はこの発明の実施の形態4によるスパイラルインダクタ400を上面から見た模式図である。また、第11図は、スパイラルインダクタ400の斜視図である。スパイラルインダクタ400は、2層の導電膜層を備え、上側の導電膜層により第2の金属配線41が形成され、下側の導電膜層により第1の金属配線31が形成されている。
スパイラルインダクタ400は、第1のアンダーパス配線11(端子Y)と第2のアンダーパス配線12(端子Z)を備えている。端子Zはスパイラル配線の途中からの引き出し線であり、端子Yはスパイラル配線の内側の端の端子である。スパイラルインダクタ400は、第12図に示すように簡略化して表すことができる。
第1のアンダーパス配線11および第2のアンダーパス配線12は、第2の金属配線31の一部によって形成されている。
また、スパイラル配線は第1のアンダーパス配線11および第2のアンダーパス配線12が直下にあるところでは第2の金属配線41のみで形成される。その他の部分では、第2の金属配線41と第1の金属配線31を第1のコンタクト配線61で並列接続することにより形成されている。
スパイラル配線の配線幅は、第1のアンダーパス配線11および第2のアンダーパス配線12が直下にある直線部では、直下にない直線部よりも広くなっている。
このような構造にすることで、実施の形態1と同様の効果が得られる。
なお、それぞれの端子を形成するアンダーパス配線については、流れる電流量に見合った配線幅を個別に設定するのが望ましい。
また、両端の端子X,Yのうち、2層の金属配線を用いて構成される外側の端子により多くの電流が流れるように設定することが望ましい。そのようにすれば第1のアンダーパス配線11に流れる電流量を少なくできるので、第1のアンダーパス配線11の配線幅を抑えることができる。これにより、第1のアンダーパス配線11と半導体基板、あるいは第1のアンダーパス配線11とその上のスパイラル配線の間の寄生容量が抑えられ、より高性能なスパイラルインダクタが得られる。
実施の形態5.
実施の形態1〜4は、いずれもひとつのスパイラルインダクタの例であるが、スパイラルインダクタを2つ組み合わせたトランスであっても同様の構造により同様の効果をえることができる。
第13図は、この発明の実施の形態5によるトランス500を上面から見た模式図である。また、第14図は、トランス500の斜視図である。
トランス500は、端子Wと端子Xの組で一つのスパイラルインダクタ、端子Yと端子Zの組で他の一つのスパイラルインダクタを形成している。トランス500は第15図に示すように簡略化して表すことができる。
また、トランス500は、2層の導電膜層を備え、上側の導電膜層により第2の金属配線42が形成され、下側の導電膜層により第1の金属配線32が形成されている。
第1のアンダーパス配線13(端子X)および第2のアンダーパス配線14(端子Z)は、第2の金属配線32の一部によって形成されている。また、スパイラル配線は第1のアンダーパス配線13および第2のアンダーパス配線14が直下にあるところでは第2の金属配線42のみで形成される。その他の部分では、第2の金属配線42と第1の金属配線32を第1のコンタクト配線62で並列接続することにより形成されている。
スパイラル配線の配線幅は、第1のアンダーパス配線13および第2のアンダーパス配線14が直下にある直線部(図中、垂直方向の配線)では、直下にない直線部(図中、水平方向の配線)よりも広くなっている。
このような構造にすることで、トランス500においても実施の形態1と同様の効果が得られる。
なお、スパイラル配線を直線状の配線で構成する場合においては、アンダーパス配線と交差する幅の広い直線部分の一部だけが少ない配線層で形成される構造(例えば実施の形態1や実施の形態4など)、または、実施の形態5のようにアンダーパス配線と交差する幅の広い直線部分の全体が少ない配線層で形成される構造のいずれをとることも可能である。
どちらの構造においても、エレクトロマイグレーションを抑制することができる。また、スパイラルインダクタの占有面積に差は無い。しかし、前者では、金属配線の広い部分が半導体基板に接近するため寄生抵抗が低減できる代わりに寄生容量が増加する。また、後者では寄生容量が低減する反面その抵抗が高くなるという得失がある。
このため、スパイラルインダクタやトランスを用いる回路の動作周波数が低い場合は前者を、動作周波数が高い場合は後者を選択することにより、その周波数でより影響が大きい寄生成分の効果を低減させることが可能となる。
Claims (3)
- 半導体基板上に絶縁体を挟んで配置されたn層(n≧2)の導電膜層により形成されたスパイラルインダクタであって、
電気的に接続された上下方向に隣接するi層(2≦i≦n)の上記導電膜層を渦状に配置することにより形成されたスパイラル配線と、
電気的に接続された上下方向に隣接するk層(1≦k≦n−1)の上記導電膜層により形成され、上記スパイラル配線の内側の端に電気的に接続されたアンダーパス配線とを備え、
上記スパイラル配線と上記アンダーパス配線が交差する部分では、上記スパイラル配線を形成する導電膜層のうち上下方向に隣接するj層(1≦j<i)が上記アンダーパス配線を形成する導電膜層として用いられ、
上記アンダーパス配線と交差する部分のスパイラル配線のうち最も幅の狭い箇所は、上記アンダーパス配線と交差しない部分のスパイラル配線のうち最も幅の狭い箇所よりも幅が広いことを特徴とするスパイラルインダクタ。 - 電気的に接続された上下方向に隣接するh層(1≦h≦n−1)の導電膜層により形成され、前期スパイラル配線の両端以外の箇所に電気的に接続された第2のアンダーパス配線を備え、
上記スパイラル配線と上記第2のアンダーパス配線が交差する部分では、上記スパイラル配線を形成する導電膜層のうち上下方向に隣接するm層(1≦m<i)が上記アンダーパス配線を形成する導電膜層として用いられ、
上記第2のアンダーパス配線と交差する部分のスパイラル配線のうち最も幅の狭い箇所は、上記アンダーパス配線と交差しない部分のスパイラル配線のうち最も幅の狭い箇所よりも幅が広いことを特徴とする請求の範囲第1項記載のスパイラルインダクタ。 - 請求の範囲第1項または請求の範囲第2項に記載のスパイラルインダクタを2つ組み合わせたトランス。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2003/001138 WO2004070746A1 (ja) | 2003-02-04 | 2003-02-04 | スパイラルインダクタおよびトランス |
Publications (1)
Publication Number | Publication Date |
---|---|
JPWO2004070746A1 true JPWO2004070746A1 (ja) | 2006-05-25 |
Family
ID=32843966
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004567867A Pending JPWO2004070746A1 (ja) | 2003-02-04 | 2003-02-04 | スパイラルインダクタおよびトランス |
Country Status (5)
Country | Link |
---|---|
US (1) | US7064411B2 (ja) |
JP (1) | JPWO2004070746A1 (ja) |
CN (1) | CN1314056C (ja) |
DE (1) | DE10392479T5 (ja) |
WO (1) | WO2004070746A1 (ja) |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050104158A1 (en) * | 2003-11-19 | 2005-05-19 | Scintera Networks, Inc. | Compact, high q inductor for integrated circuit |
US7262481B1 (en) * | 2004-12-16 | 2007-08-28 | Nxp B.V. | Fill structures for use with a semiconductor integrated circuit inductor |
DE102006035204B4 (de) * | 2006-07-29 | 2009-10-15 | Atmel Duisburg Gmbh | Monolithisch integrierbare Schaltungsanordnung |
TWI344656B (en) | 2007-07-13 | 2011-07-01 | Via Tech Inc | Inductor structure |
TWI392084B (zh) * | 2009-06-06 | 2013-04-01 | Silicon Motion Inc | 半導體裝置及電感元件 |
EP2385534B1 (en) | 2010-05-05 | 2017-10-18 | Nxp B.V. | Integrated transformer |
CN101924101B (zh) * | 2010-08-06 | 2013-09-11 | 锐迪科科技有限公司 | 半导体无源器件的结构的制作方法 |
US8610247B2 (en) * | 2011-12-30 | 2013-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for a transformer with magnetic features |
US8710622B2 (en) * | 2011-11-17 | 2014-04-29 | Harris Corporation | Defected ground plane inductor |
US9431473B2 (en) | 2012-11-21 | 2016-08-30 | Qualcomm Incorporated | Hybrid transformer structure on semiconductor devices |
TWI514547B (zh) * | 2013-01-30 | 2015-12-21 | Via Tech Inc | 半導體裝置 |
US10002700B2 (en) | 2013-02-27 | 2018-06-19 | Qualcomm Incorporated | Vertical-coupling transformer with an air-gap structure |
US9634645B2 (en) | 2013-03-14 | 2017-04-25 | Qualcomm Incorporated | Integration of a replica circuit and a transformer above a dielectric substrate |
JP6306288B2 (ja) | 2013-05-13 | 2018-04-04 | 日東電工株式会社 | コイルプリント配線基板、受電モジュール、電池ユニットおよび受電通信モジュール |
US9449753B2 (en) * | 2013-08-30 | 2016-09-20 | Qualcomm Incorporated | Varying thickness inductor |
JP6221736B2 (ja) * | 2013-12-25 | 2017-11-01 | 三菱電機株式会社 | 半導体装置 |
US9906318B2 (en) | 2014-04-18 | 2018-02-27 | Qualcomm Incorporated | Frequency multiplexer |
FR3038121B1 (fr) * | 2015-06-25 | 2017-08-18 | Thales Sa | Transformateur ameliore pour un circuit en technologie mmic |
US11024454B2 (en) * | 2015-10-16 | 2021-06-01 | Qualcomm Incorporated | High performance inductors |
CN106128719B (zh) * | 2016-07-18 | 2018-03-02 | 成都线易科技有限责任公司 | 变压器及其制造方法 |
US10553353B2 (en) * | 2016-11-18 | 2020-02-04 | Globalfoundries Inc. | Parallel stacked inductor for high-Q and high current handling and method of making the same |
JP2018121066A (ja) * | 2018-03-08 | 2018-08-02 | 日東電工株式会社 | コイルプリント配線基板、受電モジュール、電池ユニットおよび受電通信モジュール |
EP3772784B1 (de) * | 2019-08-08 | 2022-12-21 | Nexans | Zweireihiger stecker für ein flachband- oder folienkabel, verfahren zur herstellung desselben und vorrichtung zur stromübertragung |
KR20210085421A (ko) * | 2019-12-30 | 2021-07-08 | 에스케이하이닉스 주식회사 | 반도체 장치 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2904086B2 (ja) * | 1995-12-27 | 1999-06-14 | 日本電気株式会社 | 半導体装置およびその製造方法 |
JP2001284125A (ja) | 2000-03-29 | 2001-10-12 | Kawasaki Steel Corp | 平面磁気素子 |
JP4776752B2 (ja) * | 2000-04-19 | 2011-09-21 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US6373121B1 (en) * | 2001-03-23 | 2002-04-16 | United Microelectronics Corp. | Silicon chip built-in inductor structure |
US6635949B2 (en) * | 2002-01-04 | 2003-10-21 | Intersil Americas Inc. | Symmetric inducting device for an integrated circuit having a ground shield |
-
2003
- 2003-02-04 WO PCT/JP2003/001138 patent/WO2004070746A1/ja active Application Filing
- 2003-02-04 US US10/501,883 patent/US7064411B2/en not_active Expired - Fee Related
- 2003-02-04 DE DE10392479T patent/DE10392479T5/de not_active Withdrawn
- 2003-02-04 CN CNB038045583A patent/CN1314056C/zh not_active Expired - Fee Related
- 2003-02-04 JP JP2004567867A patent/JPWO2004070746A1/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
WO2004070746A1 (ja) | 2004-08-19 |
DE10392479T5 (de) | 2005-12-29 |
US20050073025A1 (en) | 2005-04-07 |
CN1314056C (zh) | 2007-05-02 |
CN1639812A (zh) | 2005-07-13 |
US7064411B2 (en) | 2006-06-20 |
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Legal Events
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20071015 |
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RD02 | Notification of acceptance of power of attorney |
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RD04 | Notification of resignation of power of attorney |
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|
RD04 | Notification of resignation of power of attorney |
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|
A131 | Notification of reasons for refusal |
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|
A02 | Decision of refusal |
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