JPWO2003041236A1 - サージ防護半導体装置 - Google Patents
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- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Abstract
第１導電型半導体基板内に２個の埋込構造型ｐｎｐｎサイリスタ（Ｔｈｙ１、Ｔｈｙ２）及び４個のｐｎダイオード（Ｄ１、Ｄ２、Ｄ３、Ｄ４）を熱拡散工程にて形成し、各構成素子部は５領域（Ｔｈｙ１領域、Ｔｈｙ２領域、Ｄ１・Ｄ２領域、Ｄ３領域、Ｄ４領域）に分離構成し、表面金属配線によりバランス型サージ防護回路を１つの基板上にモノリシック化してサージ防護半導体装置を構成している。
Description
技術分野
本発明は雷サージおよびスイッチングサージ等の過電圧および過電流から、通信機器回路系を保護するための半導体サージ防護装置構造に関するものである。
背景技術
従来の方法により製造されるこの種のサージ防護装置は米国特許第５７８１３９２号に開示されている。しかし、この従来技術のよる装置は２線間のバランス動作を意図してはいるが、実際には同相で侵入する雷サージなどに対し２線毎に動作するｐｎｐｎサイリスタ素子が同一基板内に作り込んではあっても基本的には別素子を通過するため、特に短いパルスサージ動作及び低温状態でのサージ印加時にはアンバランスが生じる問題が残った。
このため、２線に侵入する雷サージなど同相サージ侵入の場合、動作するｐｎｐｎ型サージ防護素子は同一素子のため完全なバランス動作が保証されるバランス回路を同一半導体基板内に実現、即ちモノリシック化を実現することが望まれていた。
また、高周波伝送回路においては、伝送損失を軽減するため回線に負荷される静電容量が小さいことが要求されている。
本発明の目的は、バランス動作が保証されたバランス回路を同一半導体基板内に形成してモノリシックなサージ防護半導体装置を提供することにある。
本発明の他の目的は、静電容量の小さいサージ防護半導体装置を提供することにある。
本発明の他の目的は、コンパクトで、長寿命なサージ防護半導体装置を提供することにある。
発明の開示
モノリシックなサージ防護半導体装置は、第１の表面と第２の表面とを有する第１導電型の半導体基板と、前記第１の表面から前記第２の表面に延在して前記半導体基板からなる互いに隣接する第１及び第２のサイリスタ素子領域と、前記第１のサイリスタ素子領域に隣接した第１及び第２のダイオード素子領域と、前記第２のサイリスタ素子領域に隣接した第３のダイオード素子領域と、前記第３のダイオード素子領域に隣接した第４のダイオード素子領域とを画成する第２導電型の分離領域と、前記第２の表面から前記第１及び第２のサイリスタ素子領域にそれぞれ形成され、前記第１のサイリスタ素子領域と前記第１及び第２のダイオード素子領域との間の前記分離領域及び前記第２のサイリスタ素子領域と前記第３のダイオード素子領域との間の前記分離領域とそれぞれ連続するように設けられた前記第２導電型の第１及び第２のアノード領域と、前記第１の表面から前記第１及び第２のサイリスタ素子領域にそれぞれ形成された第２導電型の第１及び第２のベース領域と、前記第１及び第２のベース領域にそれぞれ形成された前記第１導電型のエミッタ領域とを含む第１及び第２のサイリスタ素子と、前記第１の表面から前記第１及び第２のダイオード素子領域に形成された前記第２導電型の第１及び第２のアノード領域と前記第１導電型の共通のカソード領域とを有する第１及び第２のダイオード素子と、前記第１の表面から前記第３のダイオード素子領域に形成された前記第２導電型のアノード領域と前記第１導電型のカソード領域とを有する第３のダイオード素子と、前記第１の表面から前記第４のダイオード素子領域に形成された前記第２導電型のアノード領域と前記第１導電型のカソード領域とを有する第４のダイオード素子とから構成される。
発明を実施するための最良の形態
図１は第１の実施例によるサージ防護半導体装置１０を示す断面図であり、図２はその等価回路（一点鎖線内）を含む使用回路である。
即ち、第１及び第２の表面を有するｎ−型半導体基板１１の両面からｐ型不純物を選択的に拡散してｐ型分離領域４０及び２つの互いに分離されたサイリスタ素子のアノード領域となるｐ型領域４１、４２を形成する。この分離領域４０によりｎ−型半導体基板１１は複数個の素子領域に分離される。即ち、第１の表面から第２の表面に延在する複数個のｎ−型半導体基板からなる素子領域４３−４５及び隣接するサイリスタ素子Ｔｈｙ１及び２のｎ−型領域４６、４７が分離される。
この場合、サイリスタ素子Ｔｈｙ１及び２の各ｐ型アノード領域４１、４２はｐ型分離領域４０にそれぞれ接続され、サイリスタ素子Ｔｈｙ１及び２はその間に介在する前記分離領域４０に対して左右対称となるように分離して配置されている。
また、これらのｎ−型素子領域４６、４７には、半導体基板の不純物濃度より高い不純物濃度を有するｎ型埋め込み層３２が第１の表面からそれぞれ形成され、次いで、ｐ型ベース領域を形成した後、複数個のｎ＋型エミッタ層を形成して互いに分離されて隣接する２つのサイリスタ素子Ｔｈｙ１及び２を形成する。
各素子領域４３−４５に対して、第１の表面からｐ型及びｎ型不純物を拡散してアノード領域及びカソード領域を形成する。これらのアノード領域及びカソード領域に電極を設けて横型ダイオード素子Ｄ１−Ｄ４を形成する。また、前記各ｎ＋型エミッタ層と前記アノード領域に電極を設けてサイリスタ素子Ｔｈｙ１及び２を形成する。
図１において、１０は半導体チップ、１２、１３、１４、１５、１６、１７、１８、１９、２０、２１、２２は金属電極、２３、２４、２５は金属電極端子、３０及び３１は二酸化珪素等の絶縁膜である。埋込拡散層３２は半導体基板と同一導電型であり基板濃度より若干高い不純物濃度を有している。
金属電極１４−１５間は第１のサイリスタ素子Ｔｈｙ１を示し、金属電極１７−１８間は第２のサイリスタ素子Ｔｈｙ２を示す。
金属電極１２−１３間、１６−１３間、１９−２０間及び２１−２２間はそれぞれ第１乃至第４のダイオード素子Ｄ１、Ｄ２、Ｄ３、Ｄ４を示す。
半導体基板表面の金属配線による結線関係は、第１の金属電極端子２３には第１のダイオード素子Ｄ１のアノード側金属電極１２及び第３のダイオード素子Ｄ３のカソード側金属電極２０を接続し、第２の金属電極端子２４には第２のダイオード素子Ｄ２のアノード側金属電極１６及び第４のダイオード素子Ｄ４のカソード側金属電極２２を接続し、第３電極端子２５には第１のサイリスタ素子Ｔｈｙ１のカソード側金属電極１５及び第２のサイリスタ素子Ｔｈｙ２のアノード側金属電極１７を接続し、第１と第２のダイオード素子Ｄ１及びＤ２のカソード側金属電極１３は第１のサイリスタ素子Ｔｈｙ１のアノード側金属電極１４に接続し、第３と第４のダイオード素子Ｄ３及びＤ４のアノード側１９、２１は第２のサイリスタ素子Ｔｈｙ２のカソード側金属電極１８に接続結線される。これにより図２の一点鎖線内に示されるバランス型サージ防護回路を１つの基板上に形成するモノリシック化サージ防護半導体装置が得られる。
サージ防護半導体装置として、第１及び第２のサイリスタ素子Ｔｈｙ１、２及び第１乃至第４のダイオード素子Ｄ１−Ｄ４を前記したような配置形成すると共に、電極接続することによって、バランスに優れ、静電容量を小さくすることが可能となる。
この実施例においては、前記サイリスタ素子Ｔｈｙ１及びダイオード素子Ｄ１−Ｄ４の各金属電極は前記半導体基板の前記第１の表面上に配置されているので、実装する際の配線処理が容易となる。
第１のサイリスタ素子Ｔｈｙ１と第２のサイリスタ素子Ｔｈｙ２の順降伏電圧を第１のダイオード素子乃至第４のダイオード素子Ｄ１、Ｄ２、Ｄ３、Ｄ４の降伏電圧より低く設定する方法として、上記説明の如く埋込拡散層３２を有する埋込構造型のサイリスタ構造を用いる方法の他、ダイオード素子のｐ型アノード拡散深さよりサイリスタ素子のｐ型ベース拡散深さを浅くする等の方法を用いてもよい。
また、通信回線での一次防護用途例として、サイリスタＴｈｙ１の耐圧は、埋め込み層３２により決定されが、２３０Ｖ、２９０Ｖ、３１０Ｖ、３５０Ｖ等が必要となり、ダイオード耐圧はそれ以上が必要であり、例えば、８００Ｖ等である。
図２は、本発明によるサージ防護半導体装置の等価回路（一点鎖線内）を含む使用回路である。
ラインＬ１及びＬ２は信号線を示し、Ｓは通信機器等の被保護回路部を示す。金属電極端子２３はＬ１に、金属電極端子２４はＬ２に、金属電極端子２５は接地線へと接続されている。
信号線の平常時には信号線−接地間は絶縁されるが、Ｌ１及びＬ２へ同相で侵入する正極を有す雷サージなどにおける過電圧あるいは過電流の発生時には、Ｌ１あるいはＬ２どちらに侵入したサージも第１のダイオード素子Ｄ１あるいは第２のダイオード素子Ｄ２を経由し、第１のサイリスタ素子Ｔｈｙ１を経由して電圧クランプされ、過電圧は接地され、被保護回路部Ｓは過電圧サージ及び過電流サージから保護されることになる。負極を有する雷サージなどの過電圧あるいは過電流発生時には、Ｌ１あるいはＬ２どちらに侵入したサージも第３のダイオード素子Ｄ３あるいは第４のダイオード素子Ｄ４を経由し、第２のサイリスタ素子Ｔｈｙ２を経由して電圧クランプされ、過電流は接地され、被保護回路部Ｓは過電圧サージ及び過電流サージから保護されることになる。
即ち、通常時には、前記一点鎖線内で示す保護素子部は、印加電圧値がサイリスタＴｈｙ１及び２のブレークダウン電圧値以下のためオフ状態であり、通信信号電流は被保護回路Ｓへ流れる。
信号線Ｌ１及びＬ２から正極性サージが侵入した場合、Ｔｈｙ１はサージ電圧により導通状態となり、サージ電流は、
（１）Ｌ１侵入経路の際、２３→Ｄ１→Ｔｈｙ１→２５→ＧＮＤの経路で接地され、
（２）Ｌ２侵入経路の際、２４→Ｄ２→Ｔｈｙ１→２５→ＧＮＤの経路で接地される。
逆極性サージの場合、
（３）Ｌ１侵入経路に対して、２３→Ｄ３→Ｔｈｙ２→２５→ＧＮＤの経路で接地され、
（４）Ｌ２侵入経路に対して、２４→Ｄ４→Ｔｈｙ２→２５→ＧＮＤの経路で接地される。
図３は本発明による第２の実施例に係るサージ防護半導体装置を示す断面図である。なお、図３においては、同一部品には図１と同一の図番を付している。
サージ耐量等を考慮して、第１及び第２のサイリスタ素子Ｔｈｙ１及び２を縦型素子構造としており、前記第１及び第２のサイリスタ素子Ｔｈｙ１及び２はその間に介在する分離領域４０に対して左右斜め対称に形成され、また、第３の金属電極端子２５を第２の表面に設けている。その他は図１と同様である。この場合、他のダイオード素子Ｄ１〜Ｄ４も同様に縦型素子構造とすることもできる。
さらに、この実施例においては、前記サイリスタ素子Ｔｈｙ１及び２を縦型素子構造としているので、サージ耐量の増大したサージ防護半導体装置を得ることができる。
産業上の利用可能性
バランス型サージ防護回路を構成するに際し、ｐｎｐｎサイリスタ素子のアノード拡散層と分離層を共通化するように埋込構造型のｐｎｐｎサイリスタ素子及びｐｎダイオード素子を同一半導体チップ上にモノリシックに構成しているので、チップ面積が減少して、バランスに優れ、静電容量の小さいコンパクトで信頼性の高いサージ防護半導体装置が得られる。
【図面の簡単な説明】
図１は本発明による第１の実施例に係るサージ防護半導体装置を示す断面図である。
図２は本発明によるサージ防護半導体装置の等価回路（一点鎖線内）を含む使用回路を説明する図である。
図３は本発明による第２の実施例に係るサージ防護半導体装置を示す断面図である。
本発明は雷サージおよびスイッチングサージ等の過電圧および過電流から、通信機器回路系を保護するための半導体サージ防護装置構造に関するものである。
背景技術
従来の方法により製造されるこの種のサージ防護装置は米国特許第５７８１３９２号に開示されている。しかし、この従来技術のよる装置は２線間のバランス動作を意図してはいるが、実際には同相で侵入する雷サージなどに対し２線毎に動作するｐｎｐｎサイリスタ素子が同一基板内に作り込んではあっても基本的には別素子を通過するため、特に短いパルスサージ動作及び低温状態でのサージ印加時にはアンバランスが生じる問題が残った。
このため、２線に侵入する雷サージなど同相サージ侵入の場合、動作するｐｎｐｎ型サージ防護素子は同一素子のため完全なバランス動作が保証されるバランス回路を同一半導体基板内に実現、即ちモノリシック化を実現することが望まれていた。
また、高周波伝送回路においては、伝送損失を軽減するため回線に負荷される静電容量が小さいことが要求されている。
本発明の目的は、バランス動作が保証されたバランス回路を同一半導体基板内に形成してモノリシックなサージ防護半導体装置を提供することにある。
本発明の他の目的は、静電容量の小さいサージ防護半導体装置を提供することにある。
本発明の他の目的は、コンパクトで、長寿命なサージ防護半導体装置を提供することにある。
発明の開示
モノリシックなサージ防護半導体装置は、第１の表面と第２の表面とを有する第１導電型の半導体基板と、前記第１の表面から前記第２の表面に延在して前記半導体基板からなる互いに隣接する第１及び第２のサイリスタ素子領域と、前記第１のサイリスタ素子領域に隣接した第１及び第２のダイオード素子領域と、前記第２のサイリスタ素子領域に隣接した第３のダイオード素子領域と、前記第３のダイオード素子領域に隣接した第４のダイオード素子領域とを画成する第２導電型の分離領域と、前記第２の表面から前記第１及び第２のサイリスタ素子領域にそれぞれ形成され、前記第１のサイリスタ素子領域と前記第１及び第２のダイオード素子領域との間の前記分離領域及び前記第２のサイリスタ素子領域と前記第３のダイオード素子領域との間の前記分離領域とそれぞれ連続するように設けられた前記第２導電型の第１及び第２のアノード領域と、前記第１の表面から前記第１及び第２のサイリスタ素子領域にそれぞれ形成された第２導電型の第１及び第２のベース領域と、前記第１及び第２のベース領域にそれぞれ形成された前記第１導電型のエミッタ領域とを含む第１及び第２のサイリスタ素子と、前記第１の表面から前記第１及び第２のダイオード素子領域に形成された前記第２導電型の第１及び第２のアノード領域と前記第１導電型の共通のカソード領域とを有する第１及び第２のダイオード素子と、前記第１の表面から前記第３のダイオード素子領域に形成された前記第２導電型のアノード領域と前記第１導電型のカソード領域とを有する第３のダイオード素子と、前記第１の表面から前記第４のダイオード素子領域に形成された前記第２導電型のアノード領域と前記第１導電型のカソード領域とを有する第４のダイオード素子とから構成される。
発明を実施するための最良の形態
図１は第１の実施例によるサージ防護半導体装置１０を示す断面図であり、図２はその等価回路（一点鎖線内）を含む使用回路である。
即ち、第１及び第２の表面を有するｎ−型半導体基板１１の両面からｐ型不純物を選択的に拡散してｐ型分離領域４０及び２つの互いに分離されたサイリスタ素子のアノード領域となるｐ型領域４１、４２を形成する。この分離領域４０によりｎ−型半導体基板１１は複数個の素子領域に分離される。即ち、第１の表面から第２の表面に延在する複数個のｎ−型半導体基板からなる素子領域４３−４５及び隣接するサイリスタ素子Ｔｈｙ１及び２のｎ−型領域４６、４７が分離される。
この場合、サイリスタ素子Ｔｈｙ１及び２の各ｐ型アノード領域４１、４２はｐ型分離領域４０にそれぞれ接続され、サイリスタ素子Ｔｈｙ１及び２はその間に介在する前記分離領域４０に対して左右対称となるように分離して配置されている。
また、これらのｎ−型素子領域４６、４７には、半導体基板の不純物濃度より高い不純物濃度を有するｎ型埋め込み層３２が第１の表面からそれぞれ形成され、次いで、ｐ型ベース領域を形成した後、複数個のｎ＋型エミッタ層を形成して互いに分離されて隣接する２つのサイリスタ素子Ｔｈｙ１及び２を形成する。
各素子領域４３−４５に対して、第１の表面からｐ型及びｎ型不純物を拡散してアノード領域及びカソード領域を形成する。これらのアノード領域及びカソード領域に電極を設けて横型ダイオード素子Ｄ１−Ｄ４を形成する。また、前記各ｎ＋型エミッタ層と前記アノード領域に電極を設けてサイリスタ素子Ｔｈｙ１及び２を形成する。
図１において、１０は半導体チップ、１２、１３、１４、１５、１６、１７、１８、１９、２０、２１、２２は金属電極、２３、２４、２５は金属電極端子、３０及び３１は二酸化珪素等の絶縁膜である。埋込拡散層３２は半導体基板と同一導電型であり基板濃度より若干高い不純物濃度を有している。
金属電極１４−１５間は第１のサイリスタ素子Ｔｈｙ１を示し、金属電極１７−１８間は第２のサイリスタ素子Ｔｈｙ２を示す。
金属電極１２−１３間、１６−１３間、１９−２０間及び２１−２２間はそれぞれ第１乃至第４のダイオード素子Ｄ１、Ｄ２、Ｄ３、Ｄ４を示す。
半導体基板表面の金属配線による結線関係は、第１の金属電極端子２３には第１のダイオード素子Ｄ１のアノード側金属電極１２及び第３のダイオード素子Ｄ３のカソード側金属電極２０を接続し、第２の金属電極端子２４には第２のダイオード素子Ｄ２のアノード側金属電極１６及び第４のダイオード素子Ｄ４のカソード側金属電極２２を接続し、第３電極端子２５には第１のサイリスタ素子Ｔｈｙ１のカソード側金属電極１５及び第２のサイリスタ素子Ｔｈｙ２のアノード側金属電極１７を接続し、第１と第２のダイオード素子Ｄ１及びＤ２のカソード側金属電極１３は第１のサイリスタ素子Ｔｈｙ１のアノード側金属電極１４に接続し、第３と第４のダイオード素子Ｄ３及びＤ４のアノード側１９、２１は第２のサイリスタ素子Ｔｈｙ２のカソード側金属電極１８に接続結線される。これにより図２の一点鎖線内に示されるバランス型サージ防護回路を１つの基板上に形成するモノリシック化サージ防護半導体装置が得られる。
サージ防護半導体装置として、第１及び第２のサイリスタ素子Ｔｈｙ１、２及び第１乃至第４のダイオード素子Ｄ１−Ｄ４を前記したような配置形成すると共に、電極接続することによって、バランスに優れ、静電容量を小さくすることが可能となる。
この実施例においては、前記サイリスタ素子Ｔｈｙ１及びダイオード素子Ｄ１−Ｄ４の各金属電極は前記半導体基板の前記第１の表面上に配置されているので、実装する際の配線処理が容易となる。
第１のサイリスタ素子Ｔｈｙ１と第２のサイリスタ素子Ｔｈｙ２の順降伏電圧を第１のダイオード素子乃至第４のダイオード素子Ｄ１、Ｄ２、Ｄ３、Ｄ４の降伏電圧より低く設定する方法として、上記説明の如く埋込拡散層３２を有する埋込構造型のサイリスタ構造を用いる方法の他、ダイオード素子のｐ型アノード拡散深さよりサイリスタ素子のｐ型ベース拡散深さを浅くする等の方法を用いてもよい。
また、通信回線での一次防護用途例として、サイリスタＴｈｙ１の耐圧は、埋め込み層３２により決定されが、２３０Ｖ、２９０Ｖ、３１０Ｖ、３５０Ｖ等が必要となり、ダイオード耐圧はそれ以上が必要であり、例えば、８００Ｖ等である。
図２は、本発明によるサージ防護半導体装置の等価回路（一点鎖線内）を含む使用回路である。
ラインＬ１及びＬ２は信号線を示し、Ｓは通信機器等の被保護回路部を示す。金属電極端子２３はＬ１に、金属電極端子２４はＬ２に、金属電極端子２５は接地線へと接続されている。
信号線の平常時には信号線−接地間は絶縁されるが、Ｌ１及びＬ２へ同相で侵入する正極を有す雷サージなどにおける過電圧あるいは過電流の発生時には、Ｌ１あるいはＬ２どちらに侵入したサージも第１のダイオード素子Ｄ１あるいは第２のダイオード素子Ｄ２を経由し、第１のサイリスタ素子Ｔｈｙ１を経由して電圧クランプされ、過電圧は接地され、被保護回路部Ｓは過電圧サージ及び過電流サージから保護されることになる。負極を有する雷サージなどの過電圧あるいは過電流発生時には、Ｌ１あるいはＬ２どちらに侵入したサージも第３のダイオード素子Ｄ３あるいは第４のダイオード素子Ｄ４を経由し、第２のサイリスタ素子Ｔｈｙ２を経由して電圧クランプされ、過電流は接地され、被保護回路部Ｓは過電圧サージ及び過電流サージから保護されることになる。
即ち、通常時には、前記一点鎖線内で示す保護素子部は、印加電圧値がサイリスタＴｈｙ１及び２のブレークダウン電圧値以下のためオフ状態であり、通信信号電流は被保護回路Ｓへ流れる。
信号線Ｌ１及びＬ２から正極性サージが侵入した場合、Ｔｈｙ１はサージ電圧により導通状態となり、サージ電流は、
（１）Ｌ１侵入経路の際、２３→Ｄ１→Ｔｈｙ１→２５→ＧＮＤの経路で接地され、
（２）Ｌ２侵入経路の際、２４→Ｄ２→Ｔｈｙ１→２５→ＧＮＤの経路で接地される。
逆極性サージの場合、
（３）Ｌ１侵入経路に対して、２３→Ｄ３→Ｔｈｙ２→２５→ＧＮＤの経路で接地され、
（４）Ｌ２侵入経路に対して、２４→Ｄ４→Ｔｈｙ２→２５→ＧＮＤの経路で接地される。
図３は本発明による第２の実施例に係るサージ防護半導体装置を示す断面図である。なお、図３においては、同一部品には図１と同一の図番を付している。
サージ耐量等を考慮して、第１及び第２のサイリスタ素子Ｔｈｙ１及び２を縦型素子構造としており、前記第１及び第２のサイリスタ素子Ｔｈｙ１及び２はその間に介在する分離領域４０に対して左右斜め対称に形成され、また、第３の金属電極端子２５を第２の表面に設けている。その他は図１と同様である。この場合、他のダイオード素子Ｄ１〜Ｄ４も同様に縦型素子構造とすることもできる。
さらに、この実施例においては、前記サイリスタ素子Ｔｈｙ１及び２を縦型素子構造としているので、サージ耐量の増大したサージ防護半導体装置を得ることができる。
産業上の利用可能性
バランス型サージ防護回路を構成するに際し、ｐｎｐｎサイリスタ素子のアノード拡散層と分離層を共通化するように埋込構造型のｐｎｐｎサイリスタ素子及びｐｎダイオード素子を同一半導体チップ上にモノリシックに構成しているので、チップ面積が減少して、バランスに優れ、静電容量の小さいコンパクトで信頼性の高いサージ防護半導体装置が得られる。
【図面の簡単な説明】
図１は本発明による第１の実施例に係るサージ防護半導体装置を示す断面図である。
図２は本発明によるサージ防護半導体装置の等価回路（一点鎖線内）を含む使用回路を説明する図である。
図３は本発明による第２の実施例に係るサージ防護半導体装置を示す断面図である。
Claims (12)
- 第１の表面と第２の表面とを有する第１導電型の半導体基板と、
前記第１の表面から前記第２の表面に延在して前記半導体基板からなる互いに隣接する第１及び第２のサイリスタ素子領域と、前記第１のサイリスタ素子領域に隣接した第１及び第２のダイオード素子領域と、前記第２のサイリスタ素子領域に隣接した第３のダイオード素子領域と、前記第３のダイオード素子領域に隣接した第４のダイオード素子領域とをそれぞれ画成する第２導電型の分離領域と、
前記第２の表面から前記第１及び第２のサイリスタ素子領域にそれぞれ形成され、前記第１のサイリスタ素子領域と前記第１及び第２のダイオード素子領域との間の前記分離領域及び前記第２のサイリスタ素子領域と前記第３のダイオード素子領域との間の前記分離領域とそれぞれ連続するように設けられた前記第２導電型の第１及び第２のアノード領域と、前記第１の表面から前記第１及び第２のサイリスタ素子領域にそれぞれ形成された第２導電型の第１及び第２のベース領域と、前記第１及び第２のベース領域にそれぞれ形成された前記第１導電型のエミッタ領域とを含む第１及び第２のサイリスタ素子と、
前記第１の表面から前記第１及び第２のダイオード素子領域に形成され、前記第２導電型の第１及び第２のアノード領域と前記第１導電型の共通のカソード領域とを有する第１及び第２のダイオード素子と、
前記第１の表面から前記第３のダイオード素子領域に形成され、前記第２導電型のアノード領域と前記第１導電型のカソード領域とを有する第３のダイオード素子と、
前記第１の表面から前記第４のダイオード素子領域に形成され、前記第２導電型のアノード領域と前記第１導電型のカソード領域とを有する第４のダイオード素子と、
を具備するサージ防護半導体装置。 - 前記第２の表面は絶縁膜で被覆される請求項１記載のサージ防護半導体装置。
- 前記第１及び第２のサイリスタ素子の前記アノード電極はそれぞれ隣接する前記分離領域に設けられる請求項１記載のサージ防護半導体装置。
- 前記第１及び第２のサイリスタ素子、前記第１−第４のダイオード素子は、前記第１の表面にそれぞれ前記アノードおよびカソード電極の形成された横型構造を有する請求項１記載のサージ防護半導体装置。
- 前記第１及び第２のサイリスタ素子はその間に介在する前記分離領域に対して左右対称に形成されている請求項１記載のサージ防護半導体装置。
- 第１、第２及び第３の金属端子を有し、前記第１の金属電極端子には前記第１のダイオード素子のアノード電極及び前記第３のダイオード素子のカソード電極を接続し、前記第２の金属電極端子には前記第２のダイオード素子のアノード電極及び前記第４のダイオード素子のカソード電極を接続し、前記第３電極端子には前記第１のサイリスタ素子のカソード電極及び前記第２のサイリスタ素子のアノード電極を接続し、前記第１と第２のダイオード素子の共通のカソード電極は前記第１のサイリスタ素子のアノード電極に接続し、前記第３と第４のダイオード素子のアノード電極は前記第２のサイリスタ素子のカソード電極に接続される請求項１記載のサージ防護半導体装置。
- 前記第１及び第２のサイリスタ素子の順降伏電圧を前記第１乃至第４のダイオード素子の降伏電圧より低く設定している請求項１記載のサージ防護半導体装置。
- 第１の表面と第２の表面とを有する第１導電型の半導体基板と、
前記第１の表面から前記第２の表面に延在して前記半導体基板からなる互いに隣接する第１及び第２のサイリスタ素子領域と、前記第１のサイリスタ素子領域に隣接した第１及び第２のダイオード素子領域と、前記第２のサイリスタ素子領域に隣接した第３のダイオード素子領域と、前記第３のダイオード素子領域に隣接した第４のダイオード素子領域とをそれぞれ画成する第２導電型の分離領域と、
前記第１の表面から前記第１のサイリスタ素子領域に形成され、前記第１のサイリスタ素子領域と前記第１及び第２のダイオード素子領域との間の前記分離領域と連続するように設けられた前記第２導電型の第１のアノード領域と、前記第２の表面から前記第１のサイリスタ素子領域に形成された第２導電型の第１のベース領域と、前記第１のベース領域に形成された前記第１導電型のエミッタ領域とを含む第１のサイリスタ素子と、
前記第２の表面から前記第２のサイリスタ素子領域に形成され、前記第２のサイリスタ素子領域と前記第３のダイオード素子領域との間の前記分離領域と連続するように設けられた前記第２導電型の第２のアノード領域と、前記第１の表面から前記第２のサイリスタ素子領域にそれぞれ形成された第２導電型の第２のベース領域と、前記第２のベース領域に形成された前記第１導電型のエミッタ領域とを含む第２のサイリスタ素子と、
前記第１の表面から前記第１及び第２のダイオード素子領域に形成された前記第２導電型の第１及び第２のアノード領域と前記第１導電型の共通のカソード領域とを有する第１及び第２のダイオード素子と、
前記第１の表面から前記第３のダイオード素子領域に形成された前記第２導電型のアノード領域と前記第１導電型のカソード領域とを有する第３のダイオード素子と、
前記第１の表面から前記第４のダイオード素子領域に形成された前記第２導電型のアノード領域と前記第１導電型のカソード領域とを有する第４のダイオード素子と、
を具備するサージ防護半導体装置。 - 前記第１のサイリスタ素子は、前記第１の表面にアノード電極が形成され、前記第２の表面にカソード電極が形成された縦型構造を有すると共に、前記第２のサイリスタ素子は、前記第１の表面に前記カソード電極が形成され、前記第２の表面に前記アノード電極が形成された縦型構造を有する請求項８記載のサージ防護半導体装置。
- 第１、第２及び第３の金属端子を有し、前記第１の金属電極端子には前記第１のダイオード素子のアノード電極及び前記第３のダイオード素子のカソード電極を接続し、前記第２の金属電極端子には前記第２のダイオード素子のアノード電極及び前記第４のダイオード素子のカソード電極を接続し、前記第３電極端子には前記第１のサイリスタ素子のカソード電極及び前記第２のサイリスタ素子のアノード電極を接続し、前記第１と第２のダイオード素子の共通のカソード電極は前記第１のサイリスタ素子のアノード電極に接続し、前記第３と第４のダイオード素子のアノード電極は前記第２のサイリスタ素子のカソード電極に接続される請求項８記載のサージ防護半導体装置。
- 前記第１及び第２のサイリスタ素子はその間に介在する前記分離領域に対して左右斜め対称に形成されている請求項８記載のサージ防護半導体装置。
- 前記第１及び第２のサイリスタ素子の順降伏電圧を前記第１乃至第４のダイオード素子の降伏電圧より低く設定している請求項８記載のサージ防護半導体装置。
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