JPWO2003030345A1 - スパッタリング用電源装置 - Google Patents

Abstract

負極出力端子及び正極出力端子間にスパッタリング電圧を発生させる電圧発生部（１１〜１６）と、負極出力端子及び正極出力端子間にアーク放電が発生してもスパッタ電流の変動を小さくする回路部（２１〜２５）とを有し、負極出力端子及び正極出力端子間にアーク放電が発生してもスパッタ電流の変動を小さくできるように構成されている。

Description

技術分野
本発明は、コンパクトディスク（ＣＤ）やディジタル・ビデオ・ディスク（ＤＶＤ）製造用のスパッタリング装置に用いられるスパッタリング用電源装置に関する。
背景技術
コンパクトディスク（ＣＤ）やディジタル・ビデオ・ディスク（ＤＶＤ）製造用のスパッタリング装置に用いられるスパッタリング用電源装置が特許第２８３５３２２号、特許第２８３５３２３号、ＵＳＰ５，５７６，９３９で知られている。
コンパクトディスクやディジタル・ビデオ・ディスクへの膜の形成は、マグネトロンスパッタ技術により成膜している。このスパッタリング中にアーク放電の抑制を失敗すると、ターゲット材料が飛散してディスクに付着するため、製品の歩留まりを下げる。このためスパッタリング中にアーク放電が発生した場合には逆電圧を発生させてアーク放電の発生を抑制するようにしている。しかし、出力ケーブルの断線などでこのアーク抑制回路を壊してしまう事があった。
また、より短い時間でディスク上への成膜を完了させるためには、スパッタリング装置用電源装置から出力される平均電力を上げる必要がある。
しかし、平均電力を上げると、スパッタリング中にアーク放電が発生し易くなり、アーク放電の抑制を失敗する頻度も上がってしまう。
このようにアーク放電が発生してもスパッタ電流の変動を小さくして、スパッタリング放電を安定して継続させることが望まれている。
発明の開示
本発明の目的は、アーク放電が発生してもスパッタ電流の変動を小さくさせることができるスパッタリング用電源装置を提供することにある。
本発明の他の目的は、壊れにくいスパッタリング用電源装置を提供することにある。
本発明の一実施の形態のスパッタリング用電源装置は、負極出力端子及び正極出力端子間にスパッタリング電圧を発生させる電圧発生部と、前記負極出力端子及び正極出力端子間にアーク放電が発生してもスパッタ電流の変動を小さくする回路部とを備える。
即ち、本発明の一実施の形態によるスパッタリング用電源装置は、前記負極出力端子及び正極出力端子間にアーク放電が発生してもスパッタ電流の変動を小さくする回路部を設けることにより、アーク放電が発生してもスパッタ電流の変動を小さくさせることができる。
本発明の他の実施の形態のスパッタリング用電源装置は、負極出力端子及び正極出力端子を有するスパッタリング用電源装置において、所定電圧の出力を発生する直流電源と、それぞれブリッジ接続された複数のスイッチンング素子を有し、前記直流電源の出力をパルス出力に変換するスイッチング回路と、前記スイッチング回路からパルス状の一次電圧が供給され、パルス状の２次電圧をそれぞれ出力するトランスと、このトランスから出力されるパルス状の２次電圧を整流する整流回路と、この整流回路の出力側に接続されるチョークコイルと、逆電圧発生源と、この逆電圧発生源と前記チョークコイルとの間に設けられたスイッチング部と、このスイッチング部に並列に接続された定電圧素子と、前記スイッチング素子に対してスイッチング制御信号を出力すると共に、前記スイッチング部の開閉を制御するスイッチング制御信号を出力する制御部を備える。
即ち、本発明の他の実施の形態によるスパッタリング用電源装置は、逆電圧を発生させるときに動作するスイッチング部の破壊を未然に防止することができる。
発明を実施するための最良の形態
以下図面を参照して本発明の一実施の形態について説明する。図１において、１０はスパッタリング用電源装置を制御する制御部である。
また、１１は例えば、８００Ｖのスパッタリング用直流電源である。この直流電源１１の両極間には、コンデンサ１２が並列に接続されている。
また、直流電源１１の負極は、スイッチングトランジスタＳＷ１のソースに接続されている。
また、スイッチングトランジスタＳＷ１のドレインと直流電源１１の正極間には、フライホイールダイオード１３が接続されている。スイッチングトランジスタＳＷ１のドレインはチョークコイルＬを介してスイッチングトランジスタＳＷ２のソースに接続されている。このスイッチングトランジスタＳＷ２のドレインは逆電圧源１４の正極が接続されている。この逆電圧源１４の負極は接地ラインａに接続されている。
トランジスタＳＷ２のソースはダイオード１５のカソードに接続されている。このダイオード１５には抵抗Ｒ１が並列に接続されている。このダイオード１５と抵抗Ｒ１により逆方向アーク防止回路が構成されている。
ダイオード１５のアノードは、本スパッタリング用電源装置の負極（−）に接続される。また、接地ラインａは正極（＋）に接続されている。
本スパッタリング用電源装置の負極（−）と正極（＋）との間の負荷電圧ＶＭは電圧検出部１６に検出される。ここで、チャンバ１９内でスパッタ放電が行なわれているときのスパッタ電圧は通常３００Ｖ以上であり、アーク放電電圧は１５０Ｖ以下であるので、負荷電圧ＶＭを検出することによりスパッタリングが正常に行なわれているか、アーク放電が発生しているかを判断することができる。
さらに、ダイオード１３のアノードとチョークコイルＬとの間には電流検出器１７が設けられている。この電流検出器１７により負荷電流ＣＭが検出される。
負極（−）はターゲット１８に接続され、（＋）極はチャンバ１９に接続されている。
ところで、コントローラ１０には電圧検出部１６で検出される負荷電圧ＶＭ及び電流検出器１７で検出される負荷電流ＣＭが入力される。コントローラ１０は負荷電圧ＶＭを検出し、その電圧が１５０Ｖ以下であれば、チャンバ１９内にアークが発生していると判断し、トランジスタＳＷ２に対してゲート信号ＳＷ２をオンにして出力して、トランジスタＳＷ２を導通させる。
電圧検出部１６で検出された負荷電圧ＶＭ及び電流検出器１７で検出された負荷電流ＣＭはアナログ乗算器２１において乗算され、瞬時電力Ｐが算出される。そして、この瞬時電力Ｐと設定電力Ｐｓｅｔとの差、つまり誤差電力が算出された後、スイッチＳ１を介して電力フィードバック用の誤差アンプ２２に入力される。この誤差アンプ２２において誤差電力が積算される。ここで、スイッチＳ１はコントローラ１０から出力されるゲート制御信号ＳＷ２がオンとして出力されると開路（オープン）される。
そして、この誤差アンプ２２の出力は設定電流値Ｉｓｅｔとして誤差アンプ２３に入力される。この誤差アンプ２３は負荷電流ＣＭと設定電流値Ｉｓｅｔとの差を増幅してＰＷＭＩＣ２４に出力する。このＰＷＭＩＣ２４は負荷電流ＣＭと設定電流値Ｉｓｅｔとの差に応じたパルス幅を有する信号をドライバ２５に出力する。このドライバ２５からトランジスタＳＷ１にゲート制御信号ＳＷ１が出力される。
次に、動作について説明する。チャンバ１９内でアークが発生しない状態でスパッタリングが行なわれていれば、電圧検出部１６により３００Ｖ以上のスパッタ電圧が負荷電圧として検出される。
従って、コントローラ１０はゲート制御信号ＳＷ２をオフしている。つまり、アークの発生を抑制するための逆電圧源１４は印加されていない。
このような状態では、スイッチＳ１は閉じている。従って、電圧検出部１６で検出された負荷電圧ＶＭ及び電流検出器１７で検出された負荷電流ＣＭはアナログ乗算器２１において乗算され、瞬時電力Ｐが算出される。そして、この瞬時電力Ｐと設定電力Ｐｓｅｔとの差、つまり誤差電力が算出された後、スイッチＳ１を介して電力フィードバック用の誤差アンプ２２に入力される。この誤差アンプ２２において誤差電力が積算される。
そして、この誤差アンプ２２の出力は設定電流値Ｉｓｅｔとして誤差アンプ２３に入力される。この誤差アンプ２３は負荷電流ＣＭと設定電流値Ｉｓｅｔとの差を増幅してＰＷＭＩＣ２４に出力する。このＰＷＭＩＣ２４は負荷電流ＣＭと設定電流値Ｉｓｅｔとの差に応じたパルス幅を有する信号をドライバ２５に出力する。このドライバ２５によりトランジスタＳＷ１がオン・オフ制御される。
つまり、設定電力Ｐｓｅｔとなるようにフィードバック制御されると共に、スパッタリング用電源装置の瞬時電力と設定電力Ｐｓｅｔとの誤差に基づいて設定電流値Ｉｓｅｔを設定している。
一方、チャンバ１９内でアークが発生すると、電圧検出部１６で検出される負荷電圧ＶＭは１５０Ｖ以下に低下する。すると、コントローラ１０から出力されるゲート制御信号ＳＷ２はオンされ、逆電圧源１４から出力される正の電圧がチャンバ１９に出力され、アークの発生が抑制される。
ゲート制御信号ＳＷ２はオンされるため、スイッチＳ１はオフされる。従って、誤差アンプ２２から出力される設定電流値Ｉｓｅｔはチャンバ１９にアークが発生する直前の値が保持される。
通常、スパッタリング用電源装置を設定電力Ｐｓｅｔで定電力運転させた場合、チャンバ１９内にアークが発生して負荷電圧ＶＭが低下すると、負荷電流ＣＭが増加するように制御されるが、本第１の実施の形態ではアークが発生した場合には、スイッチＳ１を開いて、設定電流値Ｉｓｅｔをアーク発生前、つまりスパッタリングを行なっている前の値が保持しているので、アークが発生しても負荷電流ＣＭの急激な増加を防止することができる。
次に、本発明の第２の実施の形態について図２を参照して説明する。図２において、図１と同一部分には同一番号を付し、その詳細な説明は省略する。
電流検出器１７で検出された負荷電流ＣＭはコンパレータ３１の−端子に入力される。このコンパレータ３１の＋端子には設定電流値Ｉｓｅｔが入力されている。コンパレータ３１の出力は抵抗３２を介してコンパレータ３１の＋端子にフィードバックされる。
このコンパレータ３１の出力にはドライバ２５が接続される。このドライバ２５からトランジスタＳＷ１にゲート制御信号ＳＷ１が出力される。
次に、この第２の実施の形態の動作について説明する。コンパレータ３１の出力は抵抗３２を介して＋端子にフィードバックされているので、ヒステリシスを持ったコンパレータとして機能する。
コンパレータ３１の＋入力端子は設定電流値Ｉｓｅｔの値より仮に５％高い値になるよう抵抗３２等の回路定数を決定しておく。
まず最初は、負荷電流ＣＭはゼロであるので、コンパレータ３１の−端子の入力電圧はゼロＶである。従って、コンパレータ３１の出力は＋となり、ドライバ２５によりゲート制御信号ＳＷ１がオンにしてトランジスタＳＷ１に出力される。このため、トランジスタＳＷ１が導通し、チャンバ１９に直流電源１１が供給され、スパッタ放電がなされる。
ところで、トランジスタＳＷ１が導通すると、負荷電流ＣＭは
（直流電源１１の電圧−負荷電圧）＝Ｌ＊ｄｉ／ｄｔ
の式に従って増加する。そして、負荷電流ＣＭがＩｓｅｔ＊１．０５より大きくなると、コンパレータ３１の出力はゼロＶとなり、ゲート制御信号ＳＷ１がオフされ、トランジスタＳＷ１がオフする。
トランジスタＳＷ１がオフすると、負荷電流ＣＭは、
（−負荷電圧ＶＭ）＝Ｌ＊ｄｉ／ｄｔ
の式に従って減少する。負荷電流ＣＭが設定電流値Ｉｓｅｔ＊０．９５より下がると、コンパレータ３１の出力は＋となるため、トランジスタＳＷ１はオンする。このような動作が繰り返される結果、負荷電流ＣＭは設定電流値Ｉｓｅｔの±５％に抑えることができる。
次に、本発明の第３の実施の形態を図３を参照して説明する。図３において、図１及び図２と同一部分には同一番号を付し、その詳細な説明については省略する。この第３の実施の形態は、図２で示したように、ヒステリシスを有するコンパレータ３１の出力でトランジスタＳＷ１を駆動制御している。
そして、コンパレータ３１の＋端子に入力される設定電流値Ｉｓｅｔは、図１で説明したように、スパッタリング用電源装置の瞬時電力と設定電力Ｐｓｅｔとの誤差に基づいて設定される。
そして、ヒステリシスを有するコンパレータ３１により負荷電流ＣＭは設定電流値Ｉｓｅｔの±５％に抑えることができる。
さらに、この第３の実施の形態では、チャンバ１９への供給電力が設定電力Ｐｓｅｔとなるように設定電流Ｉｓｅｔを決定している。さらに、チャンバ１９内にアークが発生した場合には、スイッチＳ１をオフすることにより、誤差アンプ２２にチャンバ１９にアークが発生する直前の値を保持するようにしている。従って、チャンバ１９内に供給する電力を設定電力Ｐｓｅｔとなるように制御しているときに、チャンバ１９内にアークが発生して負荷電流ＣＭが増加しようとするのを未然に防止することができる。
次に、本発明の第４の実施の形態について図４を参照して説明する。図４において、３相交流電圧（ＡＣ２００Ｖ３φ）は３相整流回路Ｄ０で全波整流された後、フィルタＬ０を通過した後、一対のスイッチング回路Ｓ１０，Ｓ２０によりパルス出力にされた後、トランスＴ１の一次側にそれぞれ接続される。
スイッチング回路Ｓ１０はスイッチング素子Ｓ１１〜Ｓ１４を有する。スイッチング素子Ｓ１１とＳ１３は直列接続されると共に、スイッチング素子Ｓ１２とＳ１４は直列接続される。さらに、２つの直列接続体は互いに並列に接続される。これらスイッチング素子Ｓ１１〜Ｓ１４のオン・オフ制御は、御述するドライバからのゲート制御信号により行われる。
さらに、スイッチング回路Ｓ１０には並列に平滑用コンデンサＣ１１が接続されている。
トランスＴ１の２次側は４つのダイオードからなるブリッジ回路Ｂ１、Ｂ２に接続される。
ブリッジ回路Ｂ１の一端は、４つ直列接続される互いに独立のチョークコイルＬ１〜Ｌ４を介し、更に、逆方向アーク防止回路４１を介して本装置の（−）出力端子Ｏ１に接続される。この逆方向アーク防止回路４１はダイオードＤ２に抵抗Ｒ０が並列に接続されている。
さらに、ブリッジ回路Ｂ１の他端は、本装置の（＋）出力端子Ｏ２に接続される。さらに、最終列のチョークコイルＬ４と逆方向アーク防止回路４１との接続点はスイッチング用トランジスタ（以下、スイッチＳＷ２と呼称する）を介して逆電圧保持用コンデンサＣ３１の陽極に接続される。
ところで、ブリッジ回路Ｂ１の他端は、ブリッジ回路Ｂ２の一端に接続されている。ブリッジ回路Ｂ１とＢ２との接続点は、コンデンサＣ３１の陰極に接続されると共に本装置の（＋）出力端子Ｏ２に接続される。
また、４つ直列接続される互いに独立のチョークコイルＬ１〜Ｌ４に流れる電流Ｉは電流検出器２２により検出される。
ところで、本装置の（−）出力端子Ｏ１は、ターゲット１８に接続され、（＋）出力端子Ｏ２はチャンバ１９に接続される。通常、本装置の（＋）出力端子Ｏ２は接地される。
コントローラ１０は、本装置の（−）出力端子Ｏ１と（＋）出力端子Ｏ２の電圧検出部１６で検出された負荷電圧ＶＭを検出することにより、チャンバ１９内でスパッタ放電が発生しているかアーク放電が発生しているかを判定している。スパッタ電圧は通常３００Ｖ以上であり、アーク放電電圧は１５０Ｖ以下であるため、本装置の（−）出力端子Ｏ１と（＋）出力端子Ｏ２の電位差Ｖが１５０Ｖ以下に下がると、チャンバ１９内でアーク放電が発生していると判定される。
コントローラ１０は、アーク放電の発生を検出すると、設定時間Ｔ１（０．０１〜１００μｓ）後にスイッチＳＷ２を設定時間Ｔ２（０．３〜１０μｓ）オンする。つまり、逆電圧パルスをターゲット１８に印加する。この間において、スイッチング素子Ｓ１１〜Ｓ１４は後述するドライバによりオン、オフ制御され、４つ直列接続される互いに独立のチョークコイルＬ１〜Ｌ４に定電流が流れるように制御される。つまり、４つ直列接続される互いに独立のチョークコイルＬ１〜Ｌ４に流れる負荷電流ＣＭは電流検出器２２により検出される。前述した逆電圧パルスを印加直後のアーク判定時間Ｔ３は、１０μｓ（０．０１〜１０μｓ）以下としている。そして、このアーク判定時間Ｔ３経過後に再度アークと判定された場合には、設定時間Ｔ１（０．０１〜１００μｓ）後にスイッチＳＷ２を設定時間Ｔ２（０．３〜１０μｓ）オンする処理が行われる。以下、アークが検出される間は、アークが検出されなくなるまで、逆電圧パルスが印加され続ける。ここで、アークを判定してから設定時間Ｔ１後にスイッチＳＷ２をオンさせるのは、設定時間Ｔ１が経過する前にアークが自己消滅する場合があるからである。
トランスＴ１の一次コイルに流れる電流ＣＴは電流検出器４２により検出される。トランスＴ１の一次コイルに流れる電流を検出する理由は、決められた時間内に一次電流を交互に流してやらないと、トランスＴ１が磁気飽和して、大電流が流れて、スイッチング素子Ｓ１１〜Ｓ１４を破壊してしまうからである。
電流検出器２２で検出されたトランスＴ１の一次コイルに流れる電流ＣＴはコンパレータ５１の−端子に入力され、その＋端子にはトランスＴ１の限界電流ＣＴｌｉｍが入力されている。
さらに、電流検出器２２で検出された負荷電流ＣＭは、図２を参照して前述したヒステリシスをもったコンパレータ３１の−端子に入力される。このコンパレータ３１の＋端子には設定電流値Ｉｓｅｔが入力される。
さらに、このコンパレータ３１の出力はＣＲ発振回路５２に出力される。コンパレータ３１の出力が抵抗５２ａを介してコンパレータ５２ｂの＋端子に入力されると共に、抵抗５２ｃ、コンデンサ５２ｄを介してコンパレータ５２ｂの−端子に入力される。従って、コンパレータ３１の出力が正のままであると、コンデンサ５２ｄが充電されていくので、コンパレータ５２ｄの−端子の入力電位が上昇していき、このコンパレータ５２ｄの−端子の入力電位が＋端子の入力電位より高くなった時点で、コンパレータ５２ｄの出力はゼロになる。コンパレータ５２ｄの出力がゼロとなると、コンデンサ５２ｄは急激に放電され、＋入力のヒステリシス設定より下がった時点で＋出力となる。
従って、コンパレータ３１の出力が正の間は、ＣＲ発振回路５２は発振し続ける。
コンパレータ５１、３１及びＣＲ発振回路５２の出力はそれぞれアンド回路５３に入力される。そして、このアンド回路５３の出力はＴ型ＦＦ５４のＴ入力端子に入力されると共に、アンド回路５５ａ、５５ｂの一方の入力端子に入力される。Ｔ型ＦＦ５４のＱ出力はアンド回路５５ａの他方の入力端に入力されると共に、その／Ｑ出力はアンド回路５５ｂの他方の入力端に入力されている。
アンド回路５５ａの出力はドライバ５６ａに出力され、アンド回路５５ｂの出力はドライバ５６ｂに出力される。このドライバ５６ａによりスイッチング素子Ｓ１１，Ｓ１４の導通が制御され、ドライバ５６ｂによりスイッチング素子Ｓ１３，Ｓ１２の導通が制御される。
以上のように構成することにより、コンパレータ３１の出力が正の間は、ＣＲ発振回路５２は発振し続ける。従って、Ｔ型ＦＦ５４のＱ出力は“１”“０”を交互に出力する。この結果、ドライバ５６ａ、５６ｂが交互に駆動される。このようにＣＲ発振回路５２を設けることにより、トランスＴ１を磁気飽和させないで、トランスＴ１の一次コイルに流れる電流を制御することができる。
トランスＴ１の一次コイルに流れる電流を制御する場合には、最初のパルス幅を最大幅にすると、確率１／２で磁気飽和が起こる。このため、通常のドライバ５６ａ，５６ｂでは、誤差アンプの時定数をパルス周期の５〜１０倍程度にとって、図５に示すように徐々にパルス幅を広げることによって回避している。
ヒステリシスを有するコンパレータ３１を使用した場合には、最初のパルスは全開であるので、１／２の確率で磁気飽和が起こる。そこで、初期電流を電流検出器４２で検出し、その値がコンパレータ５１においてＣＴｌｉｍより大きいと判定されると、コンパレータ５１の出力はゼロとなるので、ドライバ５６ａ，５６ｂから出力されるパルスを停止させて、トライスＴ１の磁気飽和を未然に防止している。
次に、図６を参照して本発明の第５の実施の形態について説明する。図６において、図１あるいは図４と同一部分には同一番号を付し、その詳細な説明については省略する。この第５の実施の形態では、図４のヒステリシスを有するコンパレータ３１の＋端子に入力される設定電流値Ｉｓｅｔを図１で説明したように、スパッタリング用電源装置の瞬時電力と設定電力Ｐｓｅｔとの誤差に基づいて設定される。
そして、ヒステリシスを有するコンパレータ３１により負荷電流ＣＭは設定電流値Ｉｓｅｔの±５％に抑えることができる。
この第５の実施の形態では、チャンバ１９への供給電力が設定電力Ｐｓｅｔとなるように設定電流Ｉｓｅｔを決定している。さらに、チャンバ１９内にアークが発生した場合には、スイッチＳ１をオフすることにより、誤差アンプ２２にチャンバ１９にアークが発生する直前の値を保持するようにしている。
このように本発明の第５の実施の形態では、第４の実施の形態の効果の他に、チャンバ１９内に供給する電力を設定電力Ｐｓｅｔとなるように制御しているときに、チャンバ１９内にアークが発生すると負荷電流ＣＭが増加しようとするのを未然に防止することができる。
次に、図７を参照して本発明の第６の実施の形態について説明する。まず、本第６の実施の形態の基本原理について説明する。コイルＬを流れる電流と電圧との関係は
Ｅ＝Ｌ＊ｄｉ／ｄｔ …（１）
となっている。
（１）式において、Ｌをインダクタンス、Ｖｉを供給パルス、Ｖｏを出力電圧、ＴをＰＷＭの周期、ｄｔをパルス幅、Ｉｓを目標電流、Ｉｒを現在の電流とすると、ＰＷＭの１周期に変化する電流ｄｉは、
ｄｉ＝（Ｖｉ−Ｖｏ）Ｌ＊ｄｔ−Ｖｏ／Ｌ＊（Ｔ−ｄｔ） …（２）
となる。
（２）式において、第１項はＰＷＭパルスＯＮで電流を増加させ、第２項は ＰＷＭパルス ＯＦＦでＬに溜まったエネルギーを負荷に供給して電流が減少することを意味する。
次に、（２）式を展開する。
ｄｉ＝Ｖｉ／Ｌ＊ｄｔ−Ｖｏ／Ｌ＊ｄｔ−Ｖｏ／Ｌ＊Ｔ＋Ｖｏ／Ｌ＊ｄｔ
＝Ｖｉ／Ｌ＊ｄｔ−Ｖｏ／Ｌ＊Ｔ …（３）
この（３）式において、第１項はＰＷＭパルスＯＮで電流を増加させる項、第２項は周期Ｔの間Ｖｏを出力しているので、その間に減少する電流と考えられる。
制御量はＰＷＭのパルス幅ｄｔなので、（３）式をｄｔについて解くと以下のようになる。
ｄｉ＋Ｖｏ／Ｌ＊Ｔ＝Ｖｉ／Ｌ＊ｄｔ
ｄｔ＝（ｄｉ＋Ｖｏ／Ｌ＊Ｔ）＊Ｌ／Ｖｉ
＝ｄｉ＊Ｌ／Ｖｉ＋Ｖｏ／Ｖｉ＊Ｔ …（４）
となる。（４）式において、第１項は、電流の過不足に対する補正パルス幅で、第２項は入力電圧と出力電圧比によって、現状の電流を維持するために必要なパルス幅を意味する。
さらに、ｄｉ＝Ｉｓ−Ｉｒであるので、
（４）式を変更すると、
＝（Ｉｓ−Ｉｒ）＊Ｌ／Ｖｉ＋Ｖｏ／Ｖｉ＊Ｔ
＝Ｉｓ＊Ｌ／Ｖｉ−Ｉｒ＊Ｌ／Ｖｉ＋Ｖｏ／Ｖｉ＊Ｔ …（５）
＝（Ｉｓ＊Ｌ−Ｉｒ＊Ｌ＋Ｖｏ＊Ｔ）／Ｖｉ …（６）
ここで、（５）式において第１項は設定電流に対するパルス幅、第２項は現在の電流値に対するパルス幅、第３項は電流を維持するために必要なパルス幅である。
図７の下側の回路は（６）式をそのまま回路図に置き換えた回路である。つまり、（６）式のＩｓ、Ｉｒ、Ｖｏが、図７の設定電流値Ｉｓｅｔ、負荷電流ＣＭ、負荷電圧ＶＭに相当する。
オペアンプ６１の−端子には負荷電圧ＶＭ、負荷電流ＣＭ、設定電流値Ｉｓｅｔが入力され、このオペアンプ６１において、
Ｉｓｅｔ＊Ｌ−ＣＭ＊Ｌ＋ＶＭ＊Ｔが演算される。
そして、割り算器６２において、オペアンプ６１の出力を入力電圧Ｖｉで割り算する処理が行なわれる。そして、この割り算器６２の出力はＰＷＭＩＣ２４に出力される。このＰＷＭＩＣ２４によりパルス幅が決定される。さらに、ＰＷＭＩＣ２４の出力にはドライバ２５が接続され、このドライバ２５によりトランジスタＳＷ１にゲート制御信号ＳＷ１が出力される。
以上のように、（６）式に基づいた演算をオペアンプ６１及び割り算器６２で行なうことにより、ＰＷＭＩＣ２４によりパルス幅を決定している。
このように本発明の第６実施の形態によれば、パルス幅の演算を（６）式に示すように周期Ｔの平均電流で計算しているので、電流リップルを充分小さくできるように、インダクタンスＬを大きくして周期Ｔを短くすることができる。つまり、ＰＷＭのスイッチング速度を早くすることができる。さらに、負荷電圧ＶＭがチャンバ１９内のアーク発生により低下した場合には、負荷電圧ＶＭが下がった時点でパルス幅の計算結果が出るので、負荷電流ＣＭの増加をより小さく抑制することができる。
次に、本発明の第７実施の形態を図８を参照して説明する。図８において、図７あるいは図１と同一部分には同一番号を付し、その詳細な説明については省略する。
図８において、オペアンプ６１の−端子に入力される設定電流値Ｉｓｅｔは、スパッタリング用電源装置の瞬時電力と設定電力Ｐｓｅｔとの誤差に基づいて設定される。
つまり、この第７の実施の形態では、前述した第６の実施の形態の効果と共に、以下のような効果を奏する。つまり、チャンバ１９への供給電力が設定電力Ｐｓｅｔとなるように設定電流Ｉｓｅｔを決定している。さらに、チャンバ１９内にアークが発生した場合には、スイッチＳ１をオフすることにより、誤差アンプ２２にチャンバ１９にアークが発生する直前の値を保持するようにしている。従って、チャンバ１９内に供給する電力を設定電力Ｐｓｅｔとなるように制御しているときに、チャンバ１９内にアークが発生すると負荷電流ＣＭが増加しようとするのを未然に防止することができる。
次に、本発明の第８の実施の形態について図９を参照して説明する。図９の上側の回路図は図６の上側の回路図とほぼ同一であるので、同一部分には同一番号を付し、その詳細な説明については省略する。
オペアンプ６１の−端子には負荷電圧ＶＭ、負荷電流ＣＭ、設定電流値Ｉｓｅｔが入力され、このオペアンプ６１において、
Ｉｓｅｔ＊Ｌ−ＣＭ＊Ｌ＋ＶＭ＊Ｔが演算される。
そして、割り算器６２において、オペアンプ６１の出力を入力電圧Ｖｉで割り算する処理が行なわれる。この割り算器６２の出力によりパルス幅が決定される。そして、この割り算器６２の出力は、スイッチＳ２を介してサンプルホールド回路６３に入力される。そして、このサンプルホールド回路６３の出力は、ＰＷＭＩＣ６４に入力される。このＰＷＭＩＣ６４にはドライバ５６ａ、５６ｂが接続される。このドライバ５６ａによりスイッチング素子Ｓ１１，Ｓ１４の導通が制御され、ドライバ５６ｂによりスイッチング素子Ｓ１３，Ｓ１２の導通が制御される。
ＰＷＭＩＣ６４にはタイミング回路６５が接続される。このタイミング回路６５は、トランスＴ１を磁気飽和させないように、スイッチング素子Ｓ１１〜Ｓ１４に出力する正、負のパルスを全く同じ幅になるように、スイッチＳ２を開閉制御してＰＷＭのパルス幅を決定する割り算器６２の出力をサンプルホールドする。
本発明の第８の実施の形態によれば、パルス幅の演算を（６）式に示すように周期Ｔの平均電流で計算しているので、電流リップルを充分小さくできるように、インダクタンスＬを大きくして周期Ｔを短くすることができる。つまり、ＰＷＭのスイッチング速度を早くすることができる。さらに、負荷電圧ＶＭがチャンバ１９内のアーク発生により低下した場合には、負荷電圧ＶＭが下がった時点でパルス幅の計算結果が出るので、負荷電流ＣＭの増加をより小さく抑制することができる。
さらに、このタイミング回路６５は、トランスＴ１を磁気飽和させないように、スイッチング素子Ｓ１１〜Ｓ１４に出力する正、負のパルスを全く同じ幅になるように、スイッチＳ２を開閉制御してＰＷＭのパルス幅を決定する割り算器６２の出力をサンプルホールドするようにしたので、トランスＴ１の磁気飽和を防止することができる。
次に、本発明の第９の実施の形態を図１０を参照して説明する。図１０において、図１あるいは図９と同一部分には同一番号を付し、その詳細な説明については省略する。
図１０において、オペアンプ６１の−端子に入力される設定電流値Ｉｓｅｔは、スパッタリング用電源装置の瞬時電力と設定電力Ｐｓｅｔとの誤差に基づいて設定される。
つまり、この第９の実施の形態では、前述した第８の実施の形態の効果と共に、以下のような効果を奏する。つまり、チャンバ１９への供給電力が設定電力Ｐｓｅｔとなるように設定量流Ｉｓｅｔを決定している。さらに、チャンバ１９内にアークが発生した場合には、スイッチＳ１をオフすることにより、誤差アンプ２２にチャンバ１９にアークが発生する直前の値を保持するようにしている。従って、チャンバ１９内に供給する電力を設定電力Ｐｓｅｔとなるように制御しているときに、チャンバ１９内にアークが発生すると負荷電流ＣＭが増加しようとするのを未然に防止することができる。
次に、本発明の第１０の実施の形態について図１１を参照して説明する。図１１において、図９と同一部分には同一番号を付し、その詳細な説明については省略する。図１１においては、マイクロコンピュータ７１を設け、このマイクロコンピュータ７１内でＩｓｅｔ＊Ｌ−ＣＭ＊Ｌ＋ＶＭ＊Ｔを演算して入力電圧Ｖｉで割り算することによりパルス幅を演算している。これ以外の処理は図９の回路と同じ回路により処理される。
このように本発明の第１０の実施の形態では、前述した第８の実施の形態と同じ効果を有すると共に、パルス幅の演算をデジタル処理することができる。さらに、パルス幅の演算をデジタル処理化することにより、インダクタンスＬの値を学習することができる。このようにインダクタンスＬの値を学習制御することにより、より精度の高い制御を行なうことができる。
次に、本発明の第１１の実施の形態を図１２を参照して説明する。図１２は図１１のサンプルホールド回路６３をマイクロコンピュータ７１により行なわせるようにしたものである。従って、タイミング回路６５の出力をマイクロコンピュータ７１に入力させて、サンプルホールド回路６３に相当するソフト処理を行なうタイミングを制御している。
このように第１１の実施の形態によれば、前述した第８の実施の形態と同じ効果を有すると共に、パルス幅の演算をデジタル処理することができる。さらに、バルス幅の演算をデジタル処理化することにより、インダクタンスＬの値を学習することができる。このようにインダクタンスＬの値を学習制御することにより、より精度の高い制御を行なうことができる。
次に、本発明の第１２の実施の形態について図１３を参照して説明する。図１３の回路は、図１２のＰＷＭＩＣ６４及びタイミング回路６５の処理もマイクロコンピュータ７１で行なうようにしたものである。
このようにマイクロコンピュータ７１でＰＷＭパルスを作成することにより、図９で示したアナログ回路ではペアパルスによってトランスＴ１の磁気飽和を回避していたのを、マイクロコンピュータ７１の演算により１パルス毎に磁気飽和しないパルス幅を決定することができる。さらに、トランスＴ１の磁気履歴もマイクロコンピュータ７１が正確に知ることができる。
次に、本発明の第１３の実施の形態について図１４を参照して説明する。図１４において、３相交流電圧（ＡＣ２００Ｖ３φ）は３相整流回路Ｄ０で全波整流された後、フィルタＬ０を通過した後、一対のスイッチング回路Ｓ１０，Ｓ２０によりパルス出力にされた後、トランスＴ１１，Ｔ１２の一次側にそれぞれ接続される。
スイッチング回路Ｓ１０はスイッチング素子Ｓ１１〜Ｓ１４、スイッチング回路Ｓ２０はスイッチング素子Ｓ２１〜Ｓ２４を有する。これらスイッチング素子Ｓ１１〜Ｓ１４、Ｓ２１〜Ｓ２４のオン・オフ制御は、制御部２１からの制御信号により行われる。
さらに、スイッチング回路Ｓ１０には並列に平滑用コンデンサＣ１１が接続され、スイッチング回路Ｓ２０には並列に平滑用コンデンサＣ１２が接続されている。
トランスＴ１１の２次側は４つのダイオードからなるブリッジ回路Ｂ１１に接続され、トランスＴ２の２次側は４つのダイオードからなるブリッジ回路Ｂ１２に接続される。
さらに、トランスＴ１２の２次側にはもう１つのブリッジ回路Ｂ１３が接続されている。
ブリッジ回路Ｂ１１の一端は、４つ直列接続される互いに独立のチョークコイルＬ１〜Ｌ４を介し、更に、逆方向アーク防止回路１３を介して本装置の（−）出力端子Ｏ１に接続される。この逆方向アーク防止回路１１３はダイオードＤ２に抵抗Ｒ０が並列に接続されている。
さらに、ブリッジ回路Ｂ１２の他端は、本装置の（＋）出力端子Ｏ２に接続される。さらに、最終列のチョークコイルＬ４と逆方向アーク防止回路１１３との接続点はスイッチング手段としてのスイッチング用トランジスタＳＷ２１、２２を介して逆電圧保持用コンデンサＣ３１の陽極に接続される。このトランジスタＳＷ２１、ＳＷ２２はドライバ１４１により制御される。このドライバ４１は制御部１２１からの制御信号により制御される。
トランジスタＳＷ２１及びトランジスタＳＷ２２の直列接続体とは並列に、保護用バリスタ（定電圧素子）Ｄ３１、Ｄ３２の直列接続体５１が接続されている。この直列接続体１５１には、保護用バリスタＤ３１、Ｄ３２を流れる電流Ｉｂを検出するための電流検出器１４２が接続されている。
ところで、ブリッジ回路Ｂ１１にはブリッジ回路Ｂ１２が直列に接続されている。さらに、ブリッジ回路Ｂ１２にはブリッジ回路Ｂ１３が直列に接続されている。
ブリッジ回路Ｂ１２とＢ１３との接続点は、コンデンサＣ３１の陰極に接続されると共に本装置の（＋）出力端子Ｏ２に接続される。さらに、ブリッジ回路Ｂ１３の他端はコンデンサＣ３１の陽極に接続される。
なお、本装置の（−）出力端子Ｏ１と（＋）出力端子Ｏ２との間には、分圧抵抗Ｒ１、Ｒ２との直列接続体が接続される。この分圧抵抗Ｒ１とＲ２との接続点の電位Ｖ１は、制御部１２１に入力される。この分圧抵抗Ｒ１及びＲ２により電圧検出部が構成される。この制御部１２１は、例えばマイクロコンピュータを中心に構成されている。制御部１２１は分圧抵抗Ｒ１とＲ２との接続点の電位を検出することにより、本装置の（−）出力端子Ｏ１と（＋）出力端子Ｏ２の電位差Ｖを検出している。
前述したスイッチング素子Ｓ１１〜Ｓ１４、Ｓ２１〜Ｓ２４及びドライバ１４１の制御は制御部１２１により制御される。
また、４つ直列接続される互いに独立のチョークコイルＬ１〜Ｌ４に流れる電流Ｉａは電流検出器１２２により検出される。この電流検出器１２２で検出された電流Ｉａは制御部１２１に出力される。
ところで、本装置の（−）出力端子Ｏ１は、スパッタ源１３１に接続され、（＋）出力端子Ｏ２は真空槽１３２に接続される。通常、本装置の（＋）出力端子Ｏ２は接地される。
制御部１２１は、本装置の（−）出力端子Ｏ１と（＋）出力端子Ｏ２の電位差Ｖを検出することにより、真空槽１３２内でスパッタ放電が発生しているかアーク放電が発生しているかを判定している。スパッタ電圧は通常３００Ｖ以上であり、アーク放電電圧は１５０Ｖ以下であるため、本装置の（−）出力端子Ｏ１と（＋）出力端子Ｏ２の電位差Ｖが１５０Ｖ以下に下がると、真空槽１３２内でアーク放電が発生していると判定される。
制御部１２１は、アーク放電の発生を検出すると、設定時間Ｔ１（０．０１〜１００μｓ）後にトランジスタＳＷ２１及びＳＷ２２を設定時間Ｔ２（０．３〜１０μｓ）オンする。つまり、逆電圧パルスをスパッタ源１３１に印加する。この間において、スイッチング素子Ｓ１１〜Ｓ１４は制御部１２１によりオン、オフ制御され、４つ直列接続される互いに独立のチョークコイルＬ１〜Ｌ４に定電流が流れるように制御される。つまり、４つ直列接続される互いに独立のチョークコイルＬ１〜Ｌ４に流れる電流Ｉａは電流検出器１２２により検出されるので、制御部１２１はこの電流Ｉａが定電流となるように、スイッチング素子Ｓ１１〜Ｓ１４をオン・オフ制御している。前述した逆電圧パルスを印加直後のアーク判定時間Ｔ３は、１０μｓ（０．０１〜１０μｓ）以下としている。そして、このアーク判定時間Ｔ３経過後に再度アークと判定された場合には、設定時間Ｔ１（０．０１〜１００μｓ）後にトランジスタＳＷ２１及びＳＷ２２を設定時間Ｔ２（０．３〜１０μｓ）オンする処理が行われる。以下、アークが検出される間は、アークが検出されなくなるまで、逆電圧パルスが印加され続ける。以上の処理が遮断モードである。ここで、アークを判定してから設定時間Ｔ１後にトランジスタＳＷ２１及びＳＷ２２をオンさせるのは、設定時間Ｔ１が経過する前にアークが自己消滅する場合があるからである。
次に、上記のように構成された本発明の第１３の実施の形態の動作について説明する。例えば、（−）出力端子０１とスパッタ源１３１とを接続するケーブルが切断された場合について説明する。この場合には、トランスＴ１１及びＴ１２を流れる電流Ｉａは突然停止する。従って、トランジスタＳＷ２１及び２２のオン・オフ状態に係らず、（−）出力端子０１の電圧が上昇する。そして、この（−）出力端子０１の電圧が所定電圧以上になると、スイッチング用トランジスタＳＷ２１，ＳＷ２２の直列接続体に並列に接続された保護用バリスタＤ３１、Ｄ３２に電流が流れる。この電流Ｉｂは電流検出器１４２により検出される。
制御回路１２１は電流検出器１４２から入力される電流Ｉｂが判定時間において基準レベルを超えていると判断すると、スイッチング回路Ｓ１０及びＳ２０のすべてのスイッチング素子に対してオフ信号を出力する。
このように、電流検出器１４２で検出されるバリスタＤ３１，Ｄ３２に流れる電流が基準レベルを超えていると判定するとスイッチング回路Ｓ１０及びＳ２０のすべてのスイッチング素子に対してオフ信号を出力して、これ以上電流が流れないようにすることにより、バリスタＤ３１，Ｄ３２の破壊を未然に防止することができる。
これにより、トランスＴ１１及びＴ１２の一次側には電圧は供給されなくなる。そして、制御回路１２１は電流検出器１４２で検出される電流Ｉｂがゼロになるのを待つ処理を行なう。
制御回路１２１は電流検出器１４２で検出される電流Ｉｂがゼロとなることを検出すると、スイッチング回路Ｓ１０及びＳ２０を構成するスイッチング素子に対して選択的にオン信号を出力することを再開する。この結果、トランスＴ１１及びＴ１２の一次側にパルス電圧が入力され、（−）出力端子０１には放電開始用の電圧（１２００〜１５００Ｖ）が発生する。
ところで、Ｌ１〜Ｌ４の合計インダクタンスが１０ｍＨでスパッタ電流が１０Ａだったとすると、エネルギーＥＬ１は、
ＥＬ１＝０．０１＊１０Ａ＊１０Ａ／２＝０．５［Ｊ］となる。バリスタＤ３１，Ｄ３２の動作電圧が１６００〜１８００Ｖで平均１７００Ｖとすると、
１７００Ｖ＝Ｌ＊ｄｉ／ｄｔとなり、
ｄｔ＝０．０１Ｈ＊１０Ａ／１７００Ｖ＝５．８８ｅ^−５となり、６０μｓでインダクタンスＬ１〜Ｌ４のエネルギーはバリスタＤ３１，Ｄ３２に吸収される。
また、スパッタ放電用のＡｒガスが無くなって放電できなくなった場合にも、インダクタンスＬ１〜Ｌ４に蓄えられたエネルギーにより、前述した動作と同様についてバリスタＤ３１，Ｄ３２に電流が流れる。この電流Ｉｂは電流検出器１４２により検出される。
制御回路１２１は電流検出器１４２から入力される電流Ｉｂが判定時間において基準レベルを超えていると判断すると、スイッチング回路Ｓ１０及びＳ２０のすべてのスイッチング素子に対してオフ信号を出力する。これにより、トランスＴ１１及びＴ１２の一次側には電圧は供給されなくなる。そして、制御回路１２１は電流検出器１４２で検出される電流Ｉｂがゼロになるのを待つ処理を行なう。
制御回路１２１は電流検出器１４２で検出される電流Ｉｂがゼロとなることを検出すると、スイッチング回路Ｓ１０及びＳ２０を構成するスイッチング素子に対して選択的にオン信号を出力することを再開する。
以上のようにして、（−）出力端子０１とスパッタ源３１とを接続するケーブルが切断された場合でも、トランジスタＳＷ２１及びＳＷ２２に印加される電圧をバリスタＤ３１、Ｄ３２で吸収し、しかもこれらバリスタＤ３１，Ｄ３２に流れる電流を検出することにより、バリスタＤ３１，Ｄ３１の破壊も未然に防止することができる。
次に、本発明の第１４の実施の形態について図１５を参照して説明する。図１５において、図１４と同一部分には同一番号を付し、その詳細な説明については省略する。
この第１４の実施の形態では、バリスタＤ３１，Ｄ３２及び電流検出器１４２を配設した直列接続体１５１を設ける代わりに、ダイオードＤ３，Ｄ４及び電源Ｖからなる定電圧電源ＣＶを設けても良い。
この第１４の実施の形態の動作は第１３の実施の形態の動作と同様であるので省略する。
なお、上記した実施の形態では、バリスタＤ３１，Ｄ３２を２つ直列に接続したがこの数はこれに限るものではない。
産業上の利用可能性
本発明によれば、アーク放電が発生してもスパッタ電流の変動を小さくさせることができるスパッタリング用電源装置を提供することができる。
【図面の簡単な説明】
図１は本発明の第１の実施の形態に係るスパッタリング用電源装置の構成図である。
図２は本発明の第２の実施の形態に係るスパッタリング用電源装置の構成図である。
図３は本発明の第３の実施の形態に係るスパッタリング用電源装置の構成図である。
図４は本発明の第４の実施の形態に係るスパッタリング用電源装置の構成図である。
図５は同第４の実施の形態の動作を説明するための波形図である。
図６は本発明の第５の実施の形態に係るスパッタリング用電源装置の構成図。
図７は本発明の第６の実施の形態に係るスパッタリング用電源装置の構成図である。
図８は本発明の第７の実施の形態に係るスパッタリング用電源装置の構成図である。
図９は本発明の第８の実施の形態に係るスパッタリング用電源装置の構成図である。
図１０は本発明の第９の実施の形態に係るスパッタリング用電源装置の構成図である。
図１１は本発明の第１０の実施の形態に係るスパッタリング用電源装置の構成図である。
図１２は本発明の第１１の実施の形態に係るスパッタリング用電源装置の構成図である。
図１３は本発明の第１２の実施の形態に係るスパッタリング用電源装置の構成図である。
図１４は本発明の第１３の実施の形態に係るスパッタリング用電源装置の構成図である。
図１５は本発明の第１４の実施の形態に係るスパッタリング用電源装置の構成図である。

Claims (19)

1. 負極出力端子及び正極出力端子間にスパッタリング電圧を発生させる電圧発生部と、
   前記負極出力端子及び正極出力端子間にアーク放電が発生してもスパッタ電流の変動を小さくする回路部とを備えたスパッタリング用電源装置。
2. 前記電圧発生部は、
   スパッタリング用直流電源と、
   このスパッタリング用直流電源の負極側に設けられた第１のスイッチ部と、
   この第１のスイッチ手段に複数直列接続される互いに独立のチョークコイルと逆方向アーク防止回路との中間位置に設けられた第２のスイッチング部と、
   前記負極出力端子と正極出力端子との間に発生する電圧を検出する電圧検出部と、
   前記チョークコイルに流れる電流を検出する電流検出部とを具備した請求項１記載のスパッタリング用電源装置。
3. 前記回路部は、
   前記電圧検出部で検出された電圧とこの電流検出部で検出された電流とから算出された電力と設定電力との誤差を積分する積分部と、
   前記電流検出部で検出された電流値とこの積分部の出力を電流設定値としての誤差を取る差動アンプと、
   この差動アンプの出力に応じて前記第１のスイッチング部を開閉制御するパルス幅を可変するパルス幅可変部と、
   前記電圧検出部で検出された電圧に基づいてアーク発生が検出されたときに第２のスイッチング部が閉じられている間前記積分部の動作を停止させる手段を具備した請求項２記載のスパッタリング用電源装置。
4. 前記回路部は、
   電流検出部で検出された電流値と設定電流値とを比較するヒステリシスを有するコンパレータと、
   このコンパレータの比較結果に応じて前記第１のスイッチング部を駆動する駆動部を具備した請求項２記載のスパッタリング用電源装置。
5. 前記回路部は、
   前記電圧検出部で検出された電圧と前記電流検出部で検出された電流とから算出された電力と設定電力との誤差を積分する積分部と、
   前記電流検出部で検出された電流値とこの積分部の出力を電流設定値として比較するヒステリシスを有するコンパレータと、
   このコンパレータの比較結果に応じて前記第１のスイッチング部を駆動する駆動部と、
   前記電圧検出部で検出された電圧に基づいてアーク発生が検出されたときに第２のスイッチング部が閉じられている間前記積分手段の動作を停止させる手段とを具備した請求項２記載のスパッタリング用電源装置。
6. 前記回路部は、
   設定電流値とこの電流検出手段により検出された電流値と前記電圧検出部で検出された電圧に基づいて得られた値をスパッタリング用直流電源の電圧で割り算する演算回路と、
   この演算回路の出力に応じて前記第１のスイッチング部を開閉制御するパルス幅を可変するパルス幅可変部とを具備した請求項２記載のスパッタリング用電源装置。
7. 前記回路部は、
   前記電圧検出部で検出された電圧とこの電流検出部で検出された電流とから算出された電力と設定電力との誤差を積分する積分部と、
   この積分部で得られた設定電流値と前記電流検出部により検出された電流値と前記電圧検出部で検出された電圧に基づいて得られた値をスパッタリング用直流電源の電圧で割り算する演算回路と、
   この演算回路の出力に応じて前記第１のスイッチング部を開閉制御するパルス幅を可変するパルス幅可変部と、
   前記電圧検出部で検出された電圧に基づいてアーク発生が検出されたときに第２のスイッチング部が閉じられている間前記積分部の動作を停止させる手段とを具備した請求項２記載のスパッタリング用電源装置。
8. 前記電圧発生部は、
   所定電圧を発生する直流電源と、
   それぞれブリッジ接続された複数のスイッチンング素子を有し、前記直流電源の出力をパルス出力に変換するスイッチング回路と、
   前記スイッチング回路からパルス状の一次電圧が供給され、パルス状の２次電圧を出力するトランスと、
   前記トランスから出力されるパルス状の２次電圧を整流する第１及び第２のダイオードブリッジと、
   前記第１のダイオードブリッジの出力側に接続される複数直列接続される互いに独立のチョークコイルと、
   前記第２のダイオードブリッジの出力側に接続される逆電圧保持用コンデンサと、
   この逆電圧保持用コンデンサと前記複数直列接続された互いに独立のチョークコイルと負極出力端子との中間位置との間に設けられたスイッチング部と、
   前記負極出力端子と前記正極出力端子との間に発生する電圧を検出する電圧検出部と、
   前記チョークコイルを流れる電流を検出する電流検出部とを具備した請求項１記載のスパッタリング用電源装置。
9. 前記回路部は、
   前記電流検出部で検出された電流と電流設定値とを比較するヒステリシスを有するコンパレータと、
   このコンパレータの出力に接続される発振器と、
   前記コンパレータの出力がＨレベルの間にこの発振器から発振される発振信号に応答して前記スイッチング回路のスイッチング素子にスイッチング信号を出力するスイッチ制御部とを具備した請求項８記載のスパッタリング用電源装置。
10. 前記回路部は、
    前記電圧検出部で検出された電圧とこの電流検出部で検出された電流とから算出された電力と設定電力との誤差を積分する積分部と、
    前記電流検出部で検出された電流値とこの積分部の出力を電流設定値として比較するヒステリシスを有するコンパレータと、
    このコンパレータの出力に接続される発振器と、
    前記コンパレータの出力がＨレベルの間にこの発振器から発振される発振信号に応答して前記スイッチング回路のスイッチング素子にスイッチング信号を出力するスイッチ制御部と、
    前記電圧検出部で検出された電圧に基づいてアーク発生が検出されたときにスイッチング部が閉じられている間前記積分部の動作を停止させる手段とを具備した請求項８記載のスパッタリング用電源装置。
11. 前記回路部は、
    設定電流値と前記電流検出部により検出された電流値と前記電圧検出部で検出された電圧に基づいて得られた値を１次側直流電源の電圧で割り算してパルス幅を演算する演算回路と、
    この演算回路の出力から出力されるパルス幅に応じて前記スイッチング回路のスイッチング素子にスイッチング信号を出力するスイッチ制御部とを具備した請求項８記載のスパッタリング用電源装置。
12. 前記回路部は、
    前記電圧検出部で検出された電圧と前記電流検出部で検出された電流とから算出された電力と設定電力との誤差を積分する積分部と、
    この積分部の出力を設定電流値として入力し、前記電流検出手段により検出された電流値と前記電圧検出部で検出された電圧に基づいて得られた値をスパッタリング用直流電源の電圧で割り算してパルス幅を演算する演算回路と、
    この演算回路の出力に応じて前記スイッチング回路のスイッチング素子にスイッチング信号を出力するスイッチ制御部と、
    前記電圧検出部で検出された電圧に基づいてアーク発生が検出されたときに前記スイッチング部が閉じられている間前記積分部の動作を停止させる手段とを具備した請求項８記載のスパッタリング用電源装置。
13. 前記回路部は、
    設定電流値と前記電流検出部により検出された電流値と前記電圧検出部で検出された電圧に基づいて得られた値を１次側直流電源の電圧で割り算してパルス幅を演算する制御部と、
    この制御部から出力されるパルス幅を保持するサンプルホールド回路と、
    このサンプルホールド回路の出力に応じて前記スイッチング回路のスイッチング素子にスイッチング信号を出力するスイッチ制御部とを具備した請求項８記載のスパッタリング用電源装置。
14. 前記回路部は、
    設定電流値と前記電流検出部により検出された電流値と前記電圧検出部で検出された電圧に基づいて得られた値を１次側直流電源の電圧で割り算してパルス幅を演算し、そのパルス幅をサンプルホールドする制御部と、
    この制御部の出力に応じて前記スイッチング回路のスイッチング素子にスイッチング信号を出力するスイッチ制御部とを具備した請求項８記載のスパッタリング用電源装置。
15. 前記回路部は、
    設定電流値とこの電流検出部により検出された電流値と前記電圧検出部で検出された電圧に基づいて得られた値を１次側直流電源の電圧で割り算してパルス幅を演算し、そのパルス幅をサンプルホールドし前記スイッチング回路のスイッチング素子にスイッチング信号を出力する制御部とを具備した請求項８記載のスパッタリング用電源装置。
16. 負極出力端子及び正極出力端子を有するスパッタリング用電源装置において、
    所定電圧の出力を発生する直流電源と、
    それぞれブリッジ接続された複数のスイッチンング素子を有し、前記直流電源の出力をパルス出力に変換するスイッチング回路と、
    前記スイッチング回路からパルス状の一次電圧が供給され、パルス状の２次電圧をそれぞれ出力するトランスと、
    このトランスから出力されるパルス状の２次電圧を整流する整流回路と、
    この整流回路の出力側に接続されるチョークコイルと、
    逆電圧発生源と、
    この逆電圧発生源と前記チョークコイルとの間に設けられたスイッチング部と、
    このスイッチング部に並列に接続された定電圧素子と、
    前記スイッチング素子に対してスイッチング制御信号を出力すると共に、前記スイッチング部の開閉を制御するスイッチング制御信号を出力する制御部を具備したスパッタリング用電源装置。
17. 前記スイッチング部には並列に定電圧素子及び電流検出手段とが直列接続されている請求項１６記載のスパッタリング用電源装置。
18. 前記スイッチング部には並列に定電圧素子及び電流検出手段とが直列接続されており、前記制御部はこの電流検出部に設定電流以上の電流が検出されると、前記スイッチング素子をオフしこの電流検出部により電流がゼロになったことが検出されると前記スイッチング素子に対してスイッチング制御信号を出力する請求項１６記載のスパッタリング用電源装置。
19. 前記定電圧素子は定電圧電源である請求項１６記載のスパッタリング用電源装置。

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