JPS645265B2 - - Google Patents
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- Publication number
- JPS645265B2 JPS645265B2 JP15687380A JP15687380A JPS645265B2 JP S645265 B2 JPS645265 B2 JP S645265B2 JP 15687380 A JP15687380 A JP 15687380A JP 15687380 A JP15687380 A JP 15687380A JP S645265 B2 JPS645265 B2 JP S645265B2
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- JP
- Japan
- Prior art keywords
- semiconductor device
- electrode
- contact
- switch
- external electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/001—Measuring interference from external sources to, or emission from, the device under test, e.g. EMC, EMI, EMP or ESD testing
- G01R31/002—Measuring interference from external sources to, or emission from, the device under test, e.g. EMC, EMI, EMP or ESD testing where the device under test is an electronic circuit
Landscapes
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、半導体装置の静電気に対する破壊
耐量を試験する方法に関するものである。
耐量を試験する方法に関するものである。
第1図は従来の静電気破壊耐量試験の一例を示
す回路図である。図において、1は半導体装置、
2はその外部電極、3は切換スイツチ、4はコン
デンサ、5は直流電源である。従来の方法では、
直流電源5によりコンデンサ4を充電し、スイツ
チ3を切替えてコンデンサ4の充電電圧を半導体
装置1の電極2間に印加することにより、半導体
装置に加わる静電気ストレスを模擬する。しかし
この方法では、外部充電コンデンサ4を使用する
ため、半導体装置1自身に帯電した静電気による
ストレスを模擬できないという欠点があつた。
す回路図である。図において、1は半導体装置、
2はその外部電極、3は切換スイツチ、4はコン
デンサ、5は直流電源である。従来の方法では、
直流電源5によりコンデンサ4を充電し、スイツ
チ3を切替えてコンデンサ4の充電電圧を半導体
装置1の電極2間に印加することにより、半導体
装置に加わる静電気ストレスを模擬する。しかし
この方法では、外部充電コンデンサ4を使用する
ため、半導体装置1自身に帯電した静電気による
ストレスを模擬できないという欠点があつた。
この発明は上記従来方法の欠点を除去するため
になされたもので、半導体装置の絶縁外囲部にあ
らかじめ高電位の電極を接触させることにより、
外部電極に静電誘導による電位を生ぜしめ、その
後、上記半導体装置の外部電極を別の電位を有す
る電極に接触させることにより、外部電極の電位
を変化させ、その時の充電又は放電の電荷移動に
よる半導体内部の電流となつた時のストレスを試
験することにより実用条件に近い試験ができる方
法を提供することを目的としている。
になされたもので、半導体装置の絶縁外囲部にあ
らかじめ高電位の電極を接触させることにより、
外部電極に静電誘導による電位を生ぜしめ、その
後、上記半導体装置の外部電極を別の電位を有す
る電極に接触させることにより、外部電極の電位
を変化させ、その時の充電又は放電の電荷移動に
よる半導体内部の電流となつた時のストレスを試
験することにより実用条件に近い試験ができる方
法を提供することを目的としている。
以下、この発明の一実施例を図について説明す
る。第2図において、1は半導体装置、2はその
外部電極、5は直流電源、6は絶縁外囲部、7は
接触電極、8はスイツチである。このような構成
において、まずスイツチ8を開放にして、接触電
極7を絶縁外囲部6に接触させ、半導体装置1全
体の電位分布が安定になるまでの時間放置する。
その後、スイツチ8を閉じることにより、外部電
極2と半導体装置1のその他の部分との間の電位
差を変化させると、半導体装置1内部に電圧スト
レスが加わり、ついで次の瞬間に、半導体装置1
内部では電荷移動が生じ、電流ストレスが加わる
ことになる。
る。第2図において、1は半導体装置、2はその
外部電極、5は直流電源、6は絶縁外囲部、7は
接触電極、8はスイツチである。このような構成
において、まずスイツチ8を開放にして、接触電
極7を絶縁外囲部6に接触させ、半導体装置1全
体の電位分布が安定になるまでの時間放置する。
その後、スイツチ8を閉じることにより、外部電
極2と半導体装置1のその他の部分との間の電位
差を変化させると、半導体装置1内部に電圧スト
レスが加わり、ついで次の瞬間に、半導体装置1
内部では電荷移動が生じ、電流ストレスが加わる
ことになる。
従つて、この方法によれば、運搬中等にある電
位に帯電した半導体装置が、別の電位の物体に接
触した時の電荷移動による電流ストレスを模擬で
きる。
位に帯電した半導体装置が、別の電位の物体に接
触した時の電荷移動による電流ストレスを模擬で
きる。
なお、スイツチ8は、単なる接触用電極板等で
あつてもよい。また、外部電極2−スイツチ8−
電源5−接触電極7の回路に直列に、抵抗を挿入
しても同様な効果がある。
あつてもよい。また、外部電極2−スイツチ8−
電源5−接触電極7の回路に直列に、抵抗を挿入
しても同様な効果がある。
第1図は従来方法を示す試験回路図、第2図は
本発明の一実施例を示す試験回路図である。 1……半導体装置、2……外部電極、5……直
流電源、6……絶縁外囲部、7……接触電極、8
……スイツチ。
本発明の一実施例を示す試験回路図である。 1……半導体装置、2……外部電極、5……直
流電源、6……絶縁外囲部、7……接触電極、8
……スイツチ。
Claims (1)
- 1 半導体装置を基準電位電極から絶縁した状態
で、その絶縁外囲部に直流高電圧を印加し、一定
時間経過後に、上記半導体装置の外部電極を基準
電位電極に接触させることを特徴とする半導体装
置の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15687380A JPS5780577A (en) | 1980-11-06 | 1980-11-06 | Testing method of semiconductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15687380A JPS5780577A (en) | 1980-11-06 | 1980-11-06 | Testing method of semiconductor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5780577A JPS5780577A (en) | 1982-05-20 |
| JPS645265B2 true JPS645265B2 (ja) | 1989-01-30 |
Family
ID=15637250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15687380A Granted JPS5780577A (en) | 1980-11-06 | 1980-11-06 | Testing method of semiconductor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5780577A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59231458A (ja) * | 1983-06-15 | 1984-12-26 | Hitachi Micro Comput Eng Ltd | 半導体装置の静電破壊試験方法 |
| JPS6022332A (ja) * | 1983-07-18 | 1985-02-04 | Mitsubishi Electric Corp | 半導体装置の試験方法 |
| JPS6073375A (ja) * | 1983-09-30 | 1985-04-25 | Oki Electric Ind Co Ltd | 半導体装置の試験方法 |
| JPH0315773A (ja) * | 1990-06-15 | 1991-01-24 | Hitachi Ltd | 半導体装置用静電破壊試験装置 |
| DE4417031C1 (de) * | 1994-05-14 | 1995-08-17 | Gunter Dipl Ing Langer | Verfahren zur Bewertung der EMV-Eigenschaften von integrierten Schaltungen und Anordnung zur Durchführung des Verfahrens |
| JP2003027822A (ja) * | 2001-07-16 | 2003-01-29 | Misawa Homes Co Ltd | 窓サッシのレール構造および窓サッシの再生方法 |
| JP4391512B2 (ja) | 2006-10-20 | 2009-12-24 | シャープ株式会社 | 静電耐圧評価装置および静電耐圧評価方法 |
-
1980
- 1980-11-06 JP JP15687380A patent/JPS5780577A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5780577A (en) | 1982-05-20 |
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