JPS6411185B2 - - Google Patents
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- Publication number
- JPS6411185B2 JPS6411185B2 JP15802180A JP15802180A JPS6411185B2 JP S6411185 B2 JPS6411185 B2 JP S6411185B2 JP 15802180 A JP15802180 A JP 15802180A JP 15802180 A JP15802180 A JP 15802180A JP S6411185 B2 JPS6411185 B2 JP S6411185B2
- Authority
- JP
- Japan
- Prior art keywords
- time slot
- highway
- clock
- reception
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005540 biological transmission Effects 0.000 claims description 27
- 238000006243 chemical reaction Methods 0.000 claims description 12
- 238000013500 data storage Methods 0.000 description 7
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 4
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 4
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 2
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M3/00—Automatic or semi-automatic exchanges
- H04M3/22—Arrangements for supervision, monitoring or testing
- H04M3/24—Arrangements for supervision, monitoring or testing with provision for checking the normal operation
- H04M3/244—Arrangements for supervision, monitoring or testing with provision for checking the normal operation for multiplex systems
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Monitoring And Testing Of Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
本発明はハイウエイ上のデータを変換するハイ
ウエイデータ変換装置に関する。
ウエイデータ変換装置に関する。
従来、デイジタル交換機と機能試験装置とをハ
イウエイを介して接続し試験をするとき、この試
験装置と交換機間で試験用データが正常に送受信
されているかを確認する必要が生じることがあ
る。このようなとき、前記ハイウエイの交換機側
の入出力側に上述のハイウエイデータ変換装置を
接続し、試験装置から試験データを送つてみてハ
イウエイデータ変換装置で折返しこれを正常に受
信するか否かによつてハイウエイのデータ伝送機
能の正常性を見ることができる。
イウエイを介して接続し試験をするとき、この試
験装置と交換機間で試験用データが正常に送受信
されているかを確認する必要が生じることがあ
る。このようなとき、前記ハイウエイの交換機側
の入出力側に上述のハイウエイデータ変換装置を
接続し、試験装置から試験データを送つてみてハ
イウエイデータ変換装置で折返しこれを正常に受
信するか否かによつてハイウエイのデータ伝送機
能の正常性を見ることができる。
ハイウエイデータ変換装置は受信ハイウエイラ
インの任意タイムスロツトのデータを送信ハイウ
エイの任意タイムスロツトへ送信する機能を必要
とするが、従来この種のハイウエイデータ変換装
置は受信ハイウエイラインの32タイムスロツトよ
り構成される１フレーム分に相当するデータを格
納するメモリーおよび送信ハイウエイラインの１
フレーム分に相当するデータを格納するメモリー
および前記のメモリーを制御する制御回路等を必
要としその回路構成が複雑且つ大形化するという
欠点があつた。
インの任意タイムスロツトのデータを送信ハイウ
エイの任意タイムスロツトへ送信する機能を必要
とするが、従来この種のハイウエイデータ変換装
置は受信ハイウエイラインの32タイムスロツトよ
り構成される１フレーム分に相当するデータを格
納するメモリーおよび送信ハイウエイラインの１
フレーム分に相当するデータを格納するメモリー
および前記のメモリーを制御する制御回路等を必
要としその回路構成が複雑且つ大形化するという
欠点があつた。
本発明の目的は受信ハイウエイラインの任意の
タイムスロツトのデータを格納するときの回路の
簡略化、小形化を実現するハイウエイデータ変換
装置を提供するものである。
タイムスロツトのデータを格納するときの回路の
簡略化、小形化を実現するハイウエイデータ変換
装置を提供するものである。
本発明のハイウエイデータ変換装置は、
時分割多重化された受信ハイウエイラインおよ
び送信ハイウエイライン上の任意の第１および第
２のタイムスロツトを設定するタイムスロツト設
定スイツチと、 タイムスロツトの番号をカウントするタイムス
ロツトカウンタと、 前記タイムスロツト設定スイツチおよびタイム
スロツトカウントの出力を比較して第１および第
２のゲート信号を出力するタイムスロツト一致回
路と、 該タイムスロツト一致回路の出力から第１およ
び第２の受信タイムスロツト格納クロツクおよび
第１および第２の送信タイムスロツト格納クロツ
クを作成するクロツク発生回路と、 前記受信ハイウエイラインからの直列データと
直並列変換する受信シフトレジスターと、 該受信シフトレジスターに接続され第１および
第２の受信タイムスロツト格納クロツクに同期し
て前記受信ハイウエイ上の前記第１のタイムスロ
ツトのデータおよび第２のタイムスロツトのデー
タをそれぞれ格納する第１および第２のレジスタ
ーと、 前記第１のゲート信号に同期して前記第２のレ
ジスターの出力を通過させ、前記第２のゲート信
号に同期して前記第１のレジスターの出力を通過
させるマルチプレクサーと、 前記第１の受信タイムスロツト格納クロツクに
同期して前記マルチプレクサーを介して前記第２
のレジスターの内容を格納し並直列変換して前記
送信ハイウエイ上の前記第１のタイムスロツトに
挿入して送信し、かつ前記第２の受信タイムスロ
ツト格納クロツクに同期して前記マルチプレクサ
ーを介して前記第１のレジスターの内容を格納し
並直列変換して前記送信ハイウエイの前記第２の
タイムスロツトに挿入して送信する送信シフトレ
ジスターと、 を備えたことを特徴とする。
び送信ハイウエイライン上の任意の第１および第
２のタイムスロツトを設定するタイムスロツト設
定スイツチと、 タイムスロツトの番号をカウントするタイムス
ロツトカウンタと、 前記タイムスロツト設定スイツチおよびタイム
スロツトカウントの出力を比較して第１および第
２のゲート信号を出力するタイムスロツト一致回
路と、 該タイムスロツト一致回路の出力から第１およ
び第２の受信タイムスロツト格納クロツクおよび
第１および第２の送信タイムスロツト格納クロツ
クを作成するクロツク発生回路と、 前記受信ハイウエイラインからの直列データと
直並列変換する受信シフトレジスターと、 該受信シフトレジスターに接続され第１および
第２の受信タイムスロツト格納クロツクに同期し
て前記受信ハイウエイ上の前記第１のタイムスロ
ツトのデータおよび第２のタイムスロツトのデー
タをそれぞれ格納する第１および第２のレジスタ
ーと、 前記第１のゲート信号に同期して前記第２のレ
ジスターの出力を通過させ、前記第２のゲート信
号に同期して前記第１のレジスターの出力を通過
させるマルチプレクサーと、 前記第１の受信タイムスロツト格納クロツクに
同期して前記マルチプレクサーを介して前記第２
のレジスターの内容を格納し並直列変換して前記
送信ハイウエイ上の前記第１のタイムスロツトに
挿入して送信し、かつ前記第２の受信タイムスロ
ツト格納クロツクに同期して前記マルチプレクサ
ーを介して前記第１のレジスターの内容を格納し
並直列変換して前記送信ハイウエイの前記第２の
タイムスロツトに挿入して送信する送信シフトレ
ジスターと、 を備えたことを特徴とする。
次に本発明の実施例について図面を参照して説
明する。
明する。
第１図を参照すると本発明の実施例の構成は、
受信ハイウエイラインからの信号を受信シフトク
ロツクCLK１で格納する受信シフトレジスター
１と、任意のタイムスロツトを設定するタイムス
ロツト設定スイツチ５と、タイムスロツトの番号
もカウントするタイムスロツトカウンター６と、
前記のタイムスロツト設定スイツチ５とタイムス
ロツトカウンター６との一致をチエツクしゲート
信号Ａ（GA）ゲート信号Ｂ（GB）の一致出力信
号を発生するタイムスロツト一致回路７と、前記
の一致回路７の信号の内部クロツクとにより受信
側タイムスロツト格納ＡクロツクCLKA０および
受信側タイムスロツト格納ＢクロツクCLKB０を
発生する受信タイムスロツト格納クロツク発生回
路９と、前記の一致回路７の信号と内部クロツク
とにより送信タイムスロツト格納Ａクロツク
CLKA１および送信タイムスロツト格納Ｂクロツ
クCLKB１を発生する送信タイムスロツト格納ク
ロツク発生回路８と、前記のタイムスロツト格納
ＡクロツクCLKA０に同期する受信側タイムスロ
ツトデータ格納Ａレジスター２と、同様にＢクロ
ツクCLKB０に同期する受信側タイムスロツトデ
ータ格納Ｂレジスター３と、ゲート信号GAおよ
びゲート信号GBで制御されるマルチプレクサー
１０と、送信タイムスロツト格納クロツク発生回
路８から送出されるCLKA１およびCLKB１に同
期してマルチプレクサー１０の出力を格納し送信
シフトクロツクCLK２で送信ハイウエイライン
へ送信する送信シフトレジスター４とからなつて
いる。
受信ハイウエイラインからの信号を受信シフトク
ロツクCLK１で格納する受信シフトレジスター
１と、任意のタイムスロツトを設定するタイムス
ロツト設定スイツチ５と、タイムスロツトの番号
もカウントするタイムスロツトカウンター６と、
前記のタイムスロツト設定スイツチ５とタイムス
ロツトカウンター６との一致をチエツクしゲート
信号Ａ（GA）ゲート信号Ｂ（GB）の一致出力信
号を発生するタイムスロツト一致回路７と、前記
の一致回路７の信号の内部クロツクとにより受信
側タイムスロツト格納ＡクロツクCLKA０および
受信側タイムスロツト格納ＢクロツクCLKB０を
発生する受信タイムスロツト格納クロツク発生回
路９と、前記の一致回路７の信号と内部クロツク
とにより送信タイムスロツト格納Ａクロツク
CLKA１および送信タイムスロツト格納Ｂクロツ
クCLKB１を発生する送信タイムスロツト格納ク
ロツク発生回路８と、前記のタイムスロツト格納
ＡクロツクCLKA０に同期する受信側タイムスロ
ツトデータ格納Ａレジスター２と、同様にＢクロ
ツクCLKB０に同期する受信側タイムスロツトデ
ータ格納Ｂレジスター３と、ゲート信号GAおよ
びゲート信号GBで制御されるマルチプレクサー
１０と、送信タイムスロツト格納クロツク発生回
路８から送出されるCLKA１およびCLKB１に同
期してマルチプレクサー１０の出力を格納し送信
シフトクロツクCLK２で送信ハイウエイライン
へ送信する送信シフトレジスター４とからなつて
いる。
次にこのハイウエイデータ変換装置の回路の動
作について説明する。
作について説明する。
例えば、第２図の通り受信ハイウエイラインの
タイムスロツト２のデータを送信ハイウエイライ
ンのタイムスロツト６に送出し、又受信ハイウエ
ラインのタイムスロツト６のデータを送信ハイウ
エイラインのタイムスロツト２に送出する。即ち
タイムスロツト２のデータとタイムスロツト６の
データを入替える場合、第１図においてはまずタ
イムスロツト設定スイツチ５にタイムスロツト２
およびタイムスロツト６をセツトする。これとタ
イムスロツトカウンター６との一致によりタイム
スロツト一致回路７からタイムスロツト２に一致
する出力ゲートGAとタイムスロツト６に一致す
る出力ゲートGBが出力される。一方受信タイム
スロツト格納クロツク発生回路９からタイムスロ
ツト２に対応してCLKA０が又タイムスロツト６
に対応してCLKB０が出力される。さらに送信タ
イムスロツト格納クロツク発生回路８からタイム
スロツト２に対応してクロツクCLKA１が又タイ
ムスロツト６に対応してクロツクCLKB１が出力
される。まず、タイムスロツト２のデータは受信
シフトレジスター１からCLKA０と同期して受信
タイムスロツトデータ格納Ａレジスター２に格納
する。次いで、タイムスロツト６でゲートGBが
開き、クロツクCLKB１で送信シフトレジスター
４にセツトされ、タイムスロツト６でクロツク
CLK２に同期して送信ハイウエイラインに出力
される。一方、タイムスロツト６のデータは受信
シフトレジスタ１からクロツクCLKB０に同期し
て受信タイムスロツトデータ格納Ｂレジスター３
に格納する。この格納データはタイムスロツト２
でゲートGAが開き、クロツクCLKA１で送信シ
フトレジスター４にセツトされ、タイムスロツト
２でCLK２に同期して送信ハイウエイラインに
出力される。
タイムスロツト２のデータを送信ハイウエイライ
ンのタイムスロツト６に送出し、又受信ハイウエ
ラインのタイムスロツト６のデータを送信ハイウ
エイラインのタイムスロツト２に送出する。即ち
タイムスロツト２のデータとタイムスロツト６の
データを入替える場合、第１図においてはまずタ
イムスロツト設定スイツチ５にタイムスロツト２
およびタイムスロツト６をセツトする。これとタ
イムスロツトカウンター６との一致によりタイム
スロツト一致回路７からタイムスロツト２に一致
する出力ゲートGAとタイムスロツト６に一致す
る出力ゲートGBが出力される。一方受信タイム
スロツト格納クロツク発生回路９からタイムスロ
ツト２に対応してCLKA０が又タイムスロツト６
に対応してCLKB０が出力される。さらに送信タ
イムスロツト格納クロツク発生回路８からタイム
スロツト２に対応してクロツクCLKA１が又タイ
ムスロツト６に対応してクロツクCLKB１が出力
される。まず、タイムスロツト２のデータは受信
シフトレジスター１からCLKA０と同期して受信
タイムスロツトデータ格納Ａレジスター２に格納
する。次いで、タイムスロツト６でゲートGBが
開き、クロツクCLKB１で送信シフトレジスター
４にセツトされ、タイムスロツト６でクロツク
CLK２に同期して送信ハイウエイラインに出力
される。一方、タイムスロツト６のデータは受信
シフトレジスタ１からクロツクCLKB０に同期し
て受信タイムスロツトデータ格納Ｂレジスター３
に格納する。この格納データはタイムスロツト２
でゲートGAが開き、クロツクCLKA１で送信シ
フトレジスター４にセツトされ、タイムスロツト
２でCLK２に同期して送信ハイウエイラインに
出力される。
このように、ハイウエイデータ変換装置におい
ては、受信タイムスロツトの入替を行なうための
一組のレジスタを有し、クロツク動作により該レ
ジスタに蓄積されたデータを所定のタイムスロツ
トに送出することが簡単にできる。
ては、受信タイムスロツトの入替を行なうための
一組のレジスタを有し、クロツク動作により該レ
ジスタに蓄積されたデータを所定のタイムスロツ
トに送出することが簡単にできる。
本発明は以上説明した様に、１組の受信タイム
スロツトデータ格納レジスターと簡単な制御回路
を設けることによりハイウエイデータ変換装置の
回路構成の簡単化と小形化を行なえる効果があ
る。
スロツトデータ格納レジスターと簡単な制御回路
を設けることによりハイウエイデータ変換装置の
回路構成の簡単化と小形化を行なえる効果があ
る。
第１図は本発明の一実施例を示したハイウエイ
データ変換装置の回路構成図、第２図は第１図に
示す送受信ハイウエイラインの１フレームの構成
を示す図である。 １……受信シフトレジスター、２……受信タイ
ムスロツトデータ格納Ａレジスター、３……受信
タイムスロツトデータ格納Ｂレジスター、４……
送信シフトレジスター、５……タイムスロツト設
定スイツチ、６……タイムスロツトカウンター、
７……タイムスロツト一致回路、８……送信タイ
ムスロツト格納クロツク発生回路、９……受信タ
イムスロツト格納クロツク発生回路、１０……マ
ルチプレクサー、CLK１……受信シフトクロツ
ク、CLK２……送信シフトクロツク、CLKA０
……受信タイムスロツト格納Ａクロツク、CLKB
０……受信タイムスロツト格納Ｂクロツク、
CLKA１……送信タイムスロツト格納Ａクロツ
ク、CLKB１……送信タイムスロツト格納Ｂクロ
ツク、GA……ゲートＡ、GB……ゲートＢ。
データ変換装置の回路構成図、第２図は第１図に
示す送受信ハイウエイラインの１フレームの構成
を示す図である。 １……受信シフトレジスター、２……受信タイ
ムスロツトデータ格納Ａレジスター、３……受信
タイムスロツトデータ格納Ｂレジスター、４……
送信シフトレジスター、５……タイムスロツト設
定スイツチ、６……タイムスロツトカウンター、
７……タイムスロツト一致回路、８……送信タイ
ムスロツト格納クロツク発生回路、９……受信タ
イムスロツト格納クロツク発生回路、１０……マ
ルチプレクサー、CLK１……受信シフトクロツ
ク、CLK２……送信シフトクロツク、CLKA０
……受信タイムスロツト格納Ａクロツク、CLKB
０……受信タイムスロツト格納Ｂクロツク、
CLKA１……送信タイムスロツト格納Ａクロツ
ク、CLKB１……送信タイムスロツト格納Ｂクロ
ツク、GA……ゲートＡ、GB……ゲートＢ。
Claims (1)
- 【特許請求の範囲】 １ 時分割多重化された受信ハイウエイラインお
よび送信ハイウエイライン上の任意の第１および
第２のタイムスロツトを設定するタイムスロツト
設定スイツチと、 タイムスロツトの番号をカウントするタイムス
ロツトカウンタと、 前記タイムスロツト設定スイツチおよびタイム
スロツトカウンタの出力を比較して第１および第
２のゲート信号を出力するタイムスロツト一致回
路と、 該タイムスロツト一致回路の出力から第１およ
び第２の受信タイムスロツト格納クロツクおよび
第１および第２の送信タイムスロツト格納クロツ
クを作成するクロツク発生回路と、 前記受信ハイウエイラインからの直列データと
直並列変換する受信シフトレジスターと、 該受信シフトレジスターに接続され第１および
第２の受信タイムスロツト格納クロツクに同期し
て前記受信ハイウエイ上の前記第１のタイムスロ
ツトのデータおよび第２のタイムスロツトのデー
タをそれぞれ格納する第１および第２のレジスタ
ーと、 前記第１のゲート信号に同期して前記第２のレ
ジスターの出力を通過させ、前記第２のゲート信
号に同期して前記第１のレジスターの出力を通過
させるマルチプレクサーと、 前記第１の受信タイムスロツト格納クロツクに
同期して前記マルチプレクサーを介して前記第２
のレジスターの内容を格納し並直列変換して前記
送信ハイウエイ上の前記第１のタイムスロツトに
挿入して送信し、かつ前記第２の受信タイムスロ
ツト格納クロツクに同期して前記マルチプレクサ
ーを介して前記第１のレジスターの内容を格納し
並直列変換して前記送信ハイウエイの前記第２の
タイムスロツトに挿入して送信する送信シフトレ
ジスターと、 を備えたことを特徴とするハイウエイデータ変換
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15802180A JPS5781760A (en) | 1980-11-10 | 1980-11-10 | Highway test device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15802180A JPS5781760A (en) | 1980-11-10 | 1980-11-10 | Highway test device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5781760A JPS5781760A (en) | 1982-05-21 |
| JPS6411185B2 true JPS6411185B2 (ja) | 1989-02-23 |
Family
ID=15662532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15802180A Granted JPS5781760A (en) | 1980-11-10 | 1980-11-10 | Highway test device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5781760A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4538162B2 (ja) * | 2001-03-12 | 2010-09-08 | ネッツエスアイ東洋株式会社 | 伝送路試験回路 |
-
1980
- 1980-11-10 JP JP15802180A patent/JPS5781760A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5781760A (en) | 1982-05-21 |
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