JPS6399550A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に多層配線構
造を有する半導体装置の製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method of manufacturing a semiconductor device, and particularly to a method of manufacturing a semiconductor device having a multilayer wiring structure.
従来、メタルショットキー電界効果トランジスタ（以下
ＭＥＳＦＥＴと略す）を用いた半導体集積回路において
は、製造プロセスの短縮化を図るために、ＭＥ Ｓ Ｆ
ＥＴのゲート電極を構成するメタルと同じ物質、例え
ばアルミニウムによって半導体基板直上に第１の配線を
形成している。そして、この第１の配線上に眉間絶縁膜
を介して第２の配線を形成することにより、第１及び第
２の配線間のクロスオーバーを行っている。Conventionally, in semiconductor integrated circuits using metal Schottky field effect transistors (hereinafter abbreviated as MESFET), MESFET has been used to shorten the manufacturing process.
The first wiring is formed directly above the semiconductor substrate using the same material as the metal constituting the gate electrode of the ET, for example, aluminum. A crossover between the first and second wirings is achieved by forming a second wiring on this first wiring via an insulating film between the eyebrows.
第３図（ａ）はその構造を説明する断面図であり、第３
図（ｂ）に示す゛平面図におけるＢ−Ｂ線に沿う断面構
造を示している。FIG. 3(a) is a sectional view illustrating the structure.
The figure shows a cross-sectional structure taken along line B-B in the plan view shown in Figure (b).
これらの図において３１はＧａＡｓ等の半導体基板であ
り、この表面には第１の配線３２を形成している。そし
て、この第１の配線３２を層間絶縁膜３６で覆いその上
で第２の配線３３を形成している。前記層間絶縁膜３６
にはスルーホール３５を開設し、第２の配線の一部３４
をこのスルーホール３５を通して第１の配線３２に接続
することにより、クロスオーバ構造を構成している。In these figures, 31 is a semiconductor substrate made of GaAs or the like, on the surface of which a first wiring 32 is formed. Then, this first wiring 32 is covered with an interlayer insulating film 36, and a second wiring 33 is formed thereon. The interlayer insulating film 36
A through hole 35 is opened in the hole 34 for a part of the second wiring.
is connected to the first wiring 32 through this through hole 35, thereby forming a crossover structure.
しかし、半導体集積回路の集積規模の拡大につれて、半
導体基板上で配線に使えるスペースの制約が大きくなり
、かつ配線のレイアウトが複雑になって配線のクロスオ
ーバーの数が増大してくると、このようなりロスオーバ
ー構造を採用することは困難になる。また、配線の引き
まわしにより総配線長が長くなって配線抵抗が大きくな
り、かつこれに伴ってチップ面積が大きくなる等の問題
も生じることになる。However, as the scale of integration of semiconductor integrated circuits increases, the space available for wiring on the semiconductor substrate becomes more constrained, the wiring layout becomes more complex, and the number of wiring crossovers increases. This makes it difficult to adopt a lossover structure. In addition, the total wiring length increases due to the routing of the wiring, which increases the wiring resistance, and this also causes problems such as an increase in the chip area.
更に、ＭＥＳＦＥＴのゲートメタル材料としてはプロセ
ス上の耐熱性向上、デバイスの信頼性向上のために、高
融点金属もしくはそのシリサイドが多く用いられるよう
になってきている。これらの物質がＡ７！等に比して数
倍の高抵抗率を持つことよりゲートメタルと同じ物質で
第１の配線を形成することはデバイスの高速化という観
点より考えると非常に不利である。Furthermore, high melting point metals or their silicides are increasingly being used as gate metal materials for MESFETs in order to improve process heat resistance and device reliability. These substances are A7! Forming the first wiring with the same material as the gate metal is very disadvantageous from the viewpoint of increasing the speed of the device, since it has a resistivity several times higher than that of the gate metal.
以上の理由により、半導体基板直上にはゲート電極およ
びオーミック電極のみを形成し、これとは別個に眉間絶
縁膜を介して配線を２層以上形成する構成が必要となり
、これまでに以下のような２つの方法が考えられている
。For the above reasons, it is necessary to form only the gate electrode and ohmic electrode directly on the semiconductor substrate, and separately form two or more layers of wiring via the glabella insulating film. Two methods are being considered.
第１の方法は配線金属の厚さ以上の厚さを持つ層間絶縁
膜を形成し、エッチバックによる平坦化を行った後、こ
の上に配線を形成する方法であり、例えば第４図にその
構造を示す。The first method is to form an interlayer insulating film with a thickness equal to or greater than that of the wiring metal, planarize it by etchback, and then form the wiring on top of it. Show the structure.
即ち、半導体基板４１上にゲート電極４２を形成した後
、第１の層間絶縁膜４３を形成してこれを覆い、この上
に第１の配線４４を形成する。同様に、第２の層間絶縁
膜４５を形成しかつスルーホール４６を開設した上で第
２の配線４７を形成している。That is, after forming the gate electrode 42 on the semiconductor substrate 41, the first interlayer insulating film 43 is formed to cover it, and the first wiring 44 is formed thereon. Similarly, after forming a second interlayer insulating film 45 and opening a through hole 46, a second wiring 47 is formed.
第２の方法として層間絶縁膜を薄くする方法が考えられ
ており、第５図にその構造を示す。As a second method, a method of thinning the interlayer insulating film has been considered, and the structure thereof is shown in FIG.
即ち、半導体基板５１にゲート電極５２．第１の眉間絶
縁膜５３．第１の配線５４．第２の層間絶縁膜５５を形
成し、スルーホール５６を開設した上で第２の配線５７
を形成している。図において５８は段差部を示す。ここ
では、第１及び第２の層間絶縁膜５３．５５は薄く形成
しており、したがって第１の方法のような平坦化工程は
行っていない。That is, a gate electrode 52 . First glabella insulating film 53. First wiring 54. After forming a second interlayer insulating film 55 and opening a through hole 56, a second wiring 57 is formed.
is formed. In the figure, 58 indicates a stepped portion. Here, the first and second interlayer insulating films 53 and 55 are formed thinly, so a planarization process as in the first method is not performed.
上述した従来の多層配線の形成方法において、第４図に
示した第１の方法では、層間絶縁膜を厚く形成してエッ
チバック平坦化を行っているため、スルーホール部での
段差が大きくなって段差部において段切れが生じ易く、
また、眉間絶縁膜の総厚さが大きくなり、応力が増大す
るためにストレスが増大して層間絶縁膜のクランキング
が起こり、信頼性の低下を招くという問題がある。In the conventional method for forming multilayer wiring described above, in the first method shown in FIG. 4, the interlayer insulating film is formed thickly and etch-back is performed to planarize it, resulting in a large step difference in the through-hole area. It is easy for step breakage to occur at the step part,
Furthermore, the total thickness of the glabellar insulating film increases, which increases stress, which causes cranking of the interlayer insulating film, resulting in a decrease in reliability.
また、第５図に示した第２の方法では、層間絶縁膜を薄
くすることにより、スルーホール部での段切れ、ストレ
ス増大による眉間絶縁膜のクランキング等の問題は回避
することができる。しかし、配線金属より薄く層間絶縁
膜を形成した場合、エッチバック平坦化を行うと配線メ
タル頭部が露出してしまうため、平坦化を行うことがで
きず、段差部５８で配線形成時に金属残りが生じ、配線
間のショートが起こるという問題がある。Further, in the second method shown in FIG. 5, by making the interlayer insulating film thinner, problems such as step breakage at the through-hole portion and cranking of the glabella insulating film due to increased stress can be avoided. However, if the interlayer insulating film is formed thinner than the wiring metal, the head of the wiring metal will be exposed when etch-back planarization is performed, so planarization cannot be performed. There is a problem in that this causes a short circuit between wiring lines.
本発明は、多層に配線を構成する半導体装置において、
層間絶縁膜を薄く形成しても段差部の金属残りを生じる
ことがなく、勿論スルーホール部の段切れ、眉間絶縁膜
のクランキングを防止することのできる半導体装置の製
造方法を提供することを目的としている。The present invention provides a semiconductor device in which wiring is configured in multiple layers.
To provide a method for manufacturing a semiconductor device, which does not leave metal residue at a stepped portion even when an interlayer insulating film is formed thinly, and which can prevent step breakage at a through-hole portion and cranking of an insulating film between the eyebrows. The purpose is
本発明の半導体装置の製造方法は、半導体基板上に形成
した第１の配線を覆う絶縁膜を形成する工程と、この絶
縁膜上に感光性ポリイミド膜を形成する工程と、選択露
光および現像により前記感光性ポリイミド膜の一部を除
去する工程と、前記感光性ポリイミド膜をキュアーする
工程と、前記感光性ポリイミド膜及び絶縁膜上に金属膜
を形成する工程と、少なくとも前記感光性ポリイミド膜
の除去された部分内に前記金属膜を残すように金属膜を
選択エツチングして第２の配線を形成する工程と、感光
性ポリイミド膜を除去する工程とを含んでいる。The method for manufacturing a semiconductor device of the present invention includes a step of forming an insulating film covering a first wiring formed on a semiconductor substrate, a step of forming a photosensitive polyimide film on this insulating film, and selective exposure and development. a step of removing a portion of the photosensitive polyimide film; a step of curing the photosensitive polyimide film; a step of forming a metal film on the photosensitive polyimide film and the insulating film; and a step of removing at least the photosensitive polyimide film. The method includes the steps of forming a second wiring by selectively etching the metal film so as to leave the metal film in the removed portion, and removing the photosensitive polyimide film.
また、金属膜を形成する前に、前記感光性ポリイミド膜
の除去された部分の絶縁膜に、第１の配線と第２の配線
の電気的接続を得る為のスルーホールを形成する工程を
含んことができる。The method also includes a step of forming a through hole in the insulating film in the removed portion of the photosensitive polyimide film to obtain electrical connection between the first wiring and the second wiring before forming the metal film. be able to.
次に本発明を図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
（第１実施例）
第１図（ａ）〜（ｇ）は本発明の第１実施例を製造工程
順に示す断面図である。(First Embodiment) FIGS. 1(a) to 1(g) are cross-sectional views showing a first embodiment of the present invention in the order of manufacturing steps.
先ず、第１図（ａ）のように１は半導体基板、例えば半
絶縁性ＧａＡｓ基板であり、この半導体基板１上には例
えば５０００人の厚さのＷＳｉ（タングステンシリサイ
ド）からなるＭＥＳＦＥＴのゲート電極２を第１の配線
として形成する。First, as shown in FIG. 1(a), 1 is a semiconductor substrate, for example, a semi-insulating GaAs substrate, and on this semiconductor substrate 1 is a gate electrode of a MESFET made of WSi (tungsten silicide) with a thickness of, for example, 5000 nm. 2 is formed as the first wiring.
次に、第１図（ｂ）のように前記半導体基板１の全面に
例えばＳｉｎ、からなる層間絶縁膜３を３０００人の厚
さに形成する。Next, as shown in FIG. 1(b), an interlayer insulating film 3 made of, for example, Sin is formed on the entire surface of the semiconductor substrate 1 to a thickness of 3000 nm.
次いで、第１図（Ｃ）のように、層間絶縁膜３を覆うよ
うに半導体基板１の全面に感光性ポリイミド膜４をスピ
ンコードにより形成する。この時感光性ポリイミドはか
なり粘度の高い流体である為、形成された感光性ポリイ
ミド膜４により半導体基板１の凹凸はほぼ平坦化される
。この場合、前記感光性ポリイミド膜４の厚さは前記ゲ
ート電極２の厚さと同等もしくはそれ以上にする必要が
ある。Next, as shown in FIG. 1C, a photosensitive polyimide film 4 is formed on the entire surface of the semiconductor substrate 1 by a spin cord so as to cover the interlayer insulating film 3. At this time, since photosensitive polyimide is a fluid with a fairly high viscosity, the unevenness of the semiconductor substrate 1 is almost flattened by the formed photosensitive polyimide film 4. In this case, the thickness of the photosensitive polyimide film 4 needs to be equal to or greater than the thickness of the gate electrode 2.
次に、第１図（ｄ）のように縮小投影露光法を用いた露
光と、Ｎ−メチル−２−ピロリドンおよびメタノールを
含む現像液を用いた現像により、後に配線を形成すべき
領域の感光性ポリイミド膜４を除去し、ここに前記層間
絶縁膜３の一部を露出させる。この時感光性ポリイミド
膜４の除去部は上に開口部が広がったテーパーを持つ形
状となる。そのテーパー角は現像後で約４５〜６０度で
ある。この後、現像後の感光性ポリイミド膜４は約３０
０℃でキュアーする。Next, as shown in FIG. 1(d), the area where wiring is to be formed is exposed to light by exposure using a reduction projection exposure method and development using a developer containing N-methyl-2-pyrrolidone and methanol. The polyimide film 4 is removed to expose a part of the interlayer insulating film 3. At this time, the removed portion of the photosensitive polyimide film 4 has a tapered shape with an opening widening upward. Its taper angle is about 45-60 degrees after development. After this, the photosensitive polyimide film 4 after development is about 30%
Cure at 0°C.
次に、第１図（ｅ）のように半導体基板１の全面に多層
金属膜５を被着する。この多層金属膜５は、例えばＴ
ｉ ＝１０００人、 Ｐ ｔ ＝１０００人、Ａｕ＝４
０００人の３層からなる。Next, as shown in FIG. 1(e), a multilayer metal film 5 is deposited on the entire surface of the semiconductor substrate 1. This multilayer metal film 5 is, for example, T
i = 1000 people, P t = 1000 people, Au = 4
It consists of three tiers of 000 people.
続いて、第１図（ｆ）のように図外のフォトレジストを
マスクとした周知のりソグラフィ技術とエツチング技術
を用いて前記多層金属膜５を選択エツチングして第２の
配線６として形成する。この時第２の配線６は感光性ポ
リイミド膜４の除去部内に形成されることになる。Subsequently, as shown in FIG. 1(f), the multilayer metal film 5 is selectively etched using well-known lithography and etching techniques using a photoresist (not shown) as a mask to form a second wiring 6. At this time, the second wiring 6 is formed within the removed portion of the photosensitive polyimide film 4.
その後、第１図（ｇ）において感光性ポリイミド膜４を
除去することにより眉間絶縁膜を薄くてき、かつ配線形
成時に金属残りを生じさせず、多層線構造を形成するこ
とができる。Thereafter, in FIG. 1(g), the photosensitive polyimide film 4 is removed, thereby making the glabellar insulating film thinner and forming a multilayer wire structure without leaving any metal residue during wiring formation.
したがって、この製造方法によれば、層間絶縁膜３を薄
く形成しているので、ストレスによるクラッキングを防
止することができるのは言うまでもない。また、層間絶
縁膜３上に感光性ポリイミド膜４を形成した上でこれを
現像及びキュアー処理しているため、感光性ポリイミド
膜４の開口部はテーパー状に形成され、この部分での段
差が緩和される。このため、ここに第２の配線６をエツ
チング形成する際の金属残りが生じことはない。Therefore, according to this manufacturing method, since the interlayer insulating film 3 is formed thin, it goes without saying that cracking due to stress can be prevented. In addition, since the photosensitive polyimide film 4 is formed on the interlayer insulating film 3 and then developed and cured, the opening of the photosensitive polyimide film 4 is formed in a tapered shape, and the step at this part is formed. eased. Therefore, no metal residue is left when etching the second wiring 6 here.
また、ゲート電極２の厚さによって生じる段差部も感光
性ポリイミド膜４によって平坦化されているので、この
部分でも金属残りが生じることはない。Furthermore, since the stepped portion caused by the thickness of the gate electrode 2 is also flattened by the photosensitive polyimide film 4, no metal residue is generated in this portion as well.
（第２実施例）
第２図は本発明の第２実施例を製造工程順に示す断面図
であり、同図（ａ８）〜（ｈ８）は夫々断面図であり、
夫々は同図（ａ、）〜（ｈ、）に示す平面図におけるＢ
−Ｂ線に沿う断面構造を示している。(Second Embodiment) FIG. 2 is a sectional view showing the second embodiment of the present invention in the order of manufacturing steps, and (a8) to (h8) are sectional views, respectively.
B in the plan view shown in (a,) to (h,), respectively.
-A cross-sectional structure taken along line B is shown.
第２図（ａ３）及び（ａ、）において、ＩＩは例えば半
絶縁性ＧａＡｓ基板からなる半導体基板であり、この半
導体基板１１上には例えば５０００人の厚さのＷＳｉよ
りなるＭＥＳＦＥＴのゲート電極１２を形成する。この
上には例えば３０００人の厚さの５ｉｎ２からなる第１
の眉間絶縁膜１３を形成し、更にこの上には例えば６０
００人の厚さの第１の配線１４．１５を形成する。In FIGS. 2(a3) and (a,), II is a semiconductor substrate made of, for example, a semi-insulating GaAs substrate, and on this semiconductor substrate 11 is a gate electrode 12 of a MESFET made of WSi with a thickness of, for example, 5000 mm. form. Above this is a first layer made of 5in2 with a thickness of 3000 people, for example.
The glabellar insulating film 13 is formed, and furthermore, for example, 60
A first wiring 14.15 with a thickness of 0.00 mm is formed.
次いで、第２図（ｂ３）及び（ｂｂ ）のように、半導
体基板１１の全面に例えば３０００人の厚さのＳｉＯ□
からなる第２の層間絶縁膜１６形成する。Next, as shown in FIGS. 2(b3) and (bb), SiO□ is deposited to a thickness of, for example, 3000 on the entire surface of the semiconductor substrate 11.
A second interlayer insulating film 16 is formed.
この時第２の眉間絶縁膜１６は第１の配線１４゜１５の
厚さ以上に厚くする必要はない。At this time, the second glabellar insulating film 16 does not need to be thicker than the thickness of the first wiring 14-15.
次に、第２図（Ｃ３）及び（Ｃ５）のように、前記半導
体基板１１の全面に感光性ポリイミド膜１７をスピンコ
ードにより形成する。この時、前記した第１実施例と同
じ理由により半導体基板１１上の凹凸はほぼ平坦化され
る。また、感光性ポリイミド膜１７の厚さは半導体基板
１１上に形成されている構造物による段差の最大値と同
等もしくはそれ以上にする必要がある。Next, as shown in FIGS. 2(C3) and 2(C5), a photosensitive polyimide film 17 is formed on the entire surface of the semiconductor substrate 11 using a spin code. At this time, the unevenness on the semiconductor substrate 11 is almost flattened for the same reason as in the first embodiment. Further, the thickness of the photosensitive polyimide film 17 needs to be equal to or greater than the maximum height difference due to the structure formed on the semiconductor substrate 11.
次に、第２図（ｄ、）及び（ｄ、）のように、縮小投影
露光法を用いた露光と、Ｎ−メチル−２−ピロリドンお
よびメタノールを含む現像液を用いた現像により後に配
線を形成すべき領域の感光性ポリイミド膜１７を除去し
、ここに前記第２の層間絶縁膜１６の一部を露出させる
。この時感光性ポリイミド膜１７の除去部は上に開口部
が広がったテーパーを持つ形状となる。そのテーパー角
は現像後で約４５〜６０度である。なお、第２図（ｄｂ
）における破線１８は感光性ポリイミド膜１７の開口
部の上端の位置を示す。その後、現像された感光性ポリ
イミド膜１７を約３００”ｃでキュアーしておく。Next, as shown in FIGS. 2(d,) and (d,), wiring was later formed by exposure using a reduction projection exposure method and development using a developer containing N-methyl-2-pyrrolidone and methanol. The photosensitive polyimide film 17 in the region to be formed is removed to expose a part of the second interlayer insulating film 16 there. At this time, the removed portion of the photosensitive polyimide film 17 has a tapered shape with an opening widening upward. Its taper angle is about 45-60 degrees after development. In addition, Fig. 2 (db
) indicates the position of the upper end of the opening of the photosensitive polyimide film 17. Thereafter, the developed photosensitive polyimide film 17 is cured at about 300''c.
続いて、第２図（Ｃ８）及び（ｅ、）のように、周知の
りソグラフィ技術とエツチング技術を用いてＭＥＳＦＥ
Ｔのゲート電極１２上と第１の配線１５上にスルーホー
ル１９を形成する。Subsequently, as shown in FIG. 2 (C8) and (e,), the MESFE
A through hole 19 is formed on the gate electrode 12 of T and on the first wiring 15.
なお、このスルーホール１９を形成する工程は感光性ポ
リイミド膜１７を形成する工程の前に行ってもよい。ま
た、ここでは、ＭＥＳＦＥＴのゲート電極１２と第１の
配線１５をスルーホール１９で接続する例を挙げたが、
第１の配線１４，１５もしくはＭＥＳＦＥＴのゲート電
極１２同志を接続する場合でも同じである。Note that the step of forming this through hole 19 may be performed before the step of forming the photosensitive polyimide film 17. Further, here, an example was given in which the gate electrode 12 of the MESFET and the first wiring 15 are connected through the through hole 19.
The same applies when connecting the first wirings 14 and 15 or the gate electrodes 12 of MESFETs.
次に、第２図（ｆ８）及び（ｆｂ ）のように、半導体
基板上１１の全面に例えばＴ ｉ ＝１０００人。Next, as shown in FIG. 2 (f8) and (fb), for example, T i =1000 people are deposited on the entire surface of the semiconductor substrate 11.
Ｐ ｔ ＝１０００人、Ａ１１＝４０００人の３層構造
からなる多層金属膜２０を形成する。A multilayer metal film 20 having a three-layer structure with P t =1000 people and A11 =4000 people is formed.
そして、第２図（ｇ３）及び（ｇ、）のように図外のフ
ォトレジストをマスクとした周知のりソグラフィ技術と
エツチング技術を用いて、第２の配線２工を形成する。Then, as shown in FIGS. 2(g3) and 2(g), two second wiring lines are formed using well-known lithography and etching techniques using a photoresist (not shown) as a mask.
この時第２の配線２１は感光性ポリイミド膜１７の除去
部の中に形成される。At this time, the second wiring 21 is formed in the removed portion of the photosensitive polyimide film 17.
感光性ポリイミド膜エフの開口部にはテーパーが付いて
いるので、金属残りが生じることはない。Since the opening of the photosensitive polyimide film F is tapered, no metal residue is left behind.
また、スルーホール１９においては第１の眉間絶縁膜１
３と第２の眉間絶縁膜１６の総計の厚さを小さくできる
ので、段切れを生じることはない。In addition, in the through hole 19, the first glabellar insulating film 1
3 and the second glabellar insulating film 16 can be made small, so that no step breaks occur.
その後、第２図（ｈ３）及び（ｈ、）のように感光性ポ
リイミド膜１７を除去することにより、眉間絶縁膜を薄
くでき、配線の段切れ、眉間絶縁膜のクランキングを防
止できると共に配線形成時に金属残りを生じさせずに多
層配線構造を形成することができる。Thereafter, by removing the photosensitive polyimide film 17 as shown in FIG. A multilayer wiring structure can be formed without producing metal residue during formation.
ここで、前記各実施例以上の多層配線構造に本発明を適
用できることは言うまでもない。It goes without saying that the present invention can be applied to multilayer wiring structures of the above-mentioned embodiments and above.
以上説明したように、本発明は眉間絶縁膜上に形成した
感光性ポリイミドの選択露光及び現像によって形成され
るテーパー形状を利用し、このテーパ形状部内で第２の
配線のエツチング形成を行っているので、眉間絶縁膜を
薄く形成しても段差部の金属残りが生じることはなく、
しかも一方ではスルーホール耶の段切れ５層間絶縁膜の
クランキングを防止して多層配線構造の信頼性の向上を
達成することができる。また、本発明方法を多数回繰り
返し用いることにより、配線の層数を増加させ、配線総
長の短縮を図ってデバイスのチップ面−積の縮小９歩留
の向上、デバイスの高速化を図ることができる効果があ
る。As explained above, the present invention utilizes the tapered shape formed by selective exposure and development of the photosensitive polyimide formed on the glabella insulating film, and etches the second wiring within this tapered shape. Therefore, even if the glabella insulating film is formed thinly, there will be no metal residue on the stepped part.
Moreover, on the other hand, it is possible to prevent cranking of the five-layer insulating film at the step of the through hole, thereby improving the reliability of the multilayer wiring structure. Furthermore, by repeating the method of the present invention many times, it is possible to increase the number of wiring layers, reduce the total wiring length, reduce the chip area of the device9, improve the yield rate, and increase the speed of the device. There is an effect that can be done.
第１図（ａ）〜第１図（ｇ）は本発明の第１実施例を製
造工程順に示す断面図、第２図（Ｃ３）〜第２図（ｈ、
）は本発明の第２実施例を製造工程順に示す断面図、第
２図（ａｌ）〜第２図（ｈｂ ）は夫々第２図（ａ８）
〜第２図（ｈ、）に対応する平面図、第３図（ａ）は従
来のクロスオーバ構造を示す断面図、第３図（ｂ）はそ
の平面図、第４図２第５図は夫々異なる従来構造を説明
するための断面図である。
１・・・半導体基板、２・・・ゲート電極（第１の配線
）、３・・・層間絶縁膜、４・・・感光性ポリイミド膜
、５・・・多層金属膜、６・・・第２の配線、７・・・
段差部、１１・・・半導体基板、１２・・・ゲート電極
、１３・・・第１の層間絶縁膜、１４．１５・・・第１
の配線、１６・・・第２の層間絶縁膜、１７・・・感光
性ポリイミド膜、１８・・・開口部、１９・・・スルー
ホール、２０・・・多層金属膜、２１・・・第２の配線
、３１・・・半導体基板、３２・・・第１の配線、３３
．３４・・・第２の配線、３５・・・スルーホール、３
６・・・層間絶縁膜、４１・・・半導体基板、４２・・
・ゲート電極、４３・・・第１の眉間絶縁膜、４４・・
・第１の配線、４５・・・第２の層間絶縁膜、４６・・
・スルーホール、４７・・・第２の配線、５１・・・半
導体基板、５２・・・ゲート電極、５３・・・第１の層
間絶縁膜、５４・・・第１の配線、５５・・・第２の層
間絶縁膜、５６・・・スルーホール、５７・・・第２の
配線、５８・・・段差部。
第１図
第１図FIGS. 1(a) to 1(g) are sectional views showing the first embodiment of the present invention in the order of manufacturing steps, FIGS. 2(C3) to 2(h),
) are cross-sectional views showing the second embodiment of the present invention in the order of manufacturing steps, and FIG. 2(al) to FIG. 2(hb) are respectively FIG. 2(a8).
- A plan view corresponding to Fig. 2 (h), Fig. 3 (a) is a sectional view showing the conventional crossover structure, Fig. 3 (b) is a plan view thereof, Fig. 4 2 Fig. 5 FIG. 3 is a cross-sectional view for explaining different conventional structures. DESCRIPTION OF SYMBOLS 1... Semiconductor substrate, 2... Gate electrode (first wiring), 3... Interlayer insulating film, 4... Photosensitive polyimide film, 5... Multilayer metal film, 6... Third 2 wiring, 7...
Step portion, 11... Semiconductor substrate, 12... Gate electrode, 13... First interlayer insulating film, 14.15... First
wiring, 16... second interlayer insulating film, 17... photosensitive polyimide film, 18... opening, 19... through hole, 20... multilayer metal film, 21... th 2 wiring, 31... semiconductor substrate, 32... first wiring, 33
．． 34...Second wiring, 35...Through hole, 3
6... Interlayer insulating film, 41... Semiconductor substrate, 42...
- Gate electrode, 43... first glabellar insulating film, 44...
・First wiring, 45... Second interlayer insulating film, 46...
- Through hole, 47... Second wiring, 51... Semiconductor substrate, 52... Gate electrode, 53... First interlayer insulating film, 54... First wiring, 55... - Second interlayer insulating film, 56... Through hole, 57... Second wiring, 58... Step portion. Figure 1Figure 1
Claims (2)
を形成する工程と、この絶縁膜上に感光性ポリイミド膜
を形成する工程と、選択露光および現像により前記感光
性ポリイミド膜の一部を除去する工程と、前記感光性ポ
リイミド膜をキュアーする工程と、前記感光性ポリイミ
ド膜及び絶縁膜上に金属膜を形成する工程と、少なくと
も前記感光性ポリイミド膜の除去された部分内に前記金
属膜を残すように前記金属膜を選択エッチングして第２
の配線を形成する工程と、感光性ポリイミド膜を除去す
る工程とを含むことを特徴とする半導体装置の製造方法
。(1) A step of forming an insulating film covering the first wiring formed on the semiconductor substrate, a step of forming a photosensitive polyimide film on this insulating film, and a step of forming the photosensitive polyimide film by selective exposure and development. a step of curing the photosensitive polyimide film; a step of forming a metal film on the photosensitive polyimide film and the insulating film; The metal film is selectively etched so as to leave the metal film, and a second
1. A method of manufacturing a semiconductor device, the method comprising the steps of: forming wiring; and removing a photosensitive polyimide film.
の除去された部分の前記絶縁膜に、第１の配線と第２の
配線の電気的接続を得る為のスルーホールを形成する工
程を含んでなる特許請求の範囲第１項の半導体装置の製
造方法。(2) Before forming a metal film, forming a through hole in the insulating film in the removed portion of the photosensitive polyimide film for electrically connecting the first wiring and the second wiring. A method for manufacturing a semiconductor device according to claim 1, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24418186A JPS6399550A (en) | 1986-10-16 | 1986-10-16 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24418186A JPS6399550A (en) | 1986-10-16 | 1986-10-16 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6399550A true JPS6399550A (en) | 1988-04-30 |
Family
ID=17114970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24418186A Pending JPS6399550A (en) | 1986-10-16 | 1986-10-16 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6399550A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5070037A (en) * | 1989-08-31 | 1991-12-03 | Delco Electronics Corporation | Integrated circuit interconnect having dual dielectric intermediate layer |
-
1986
- 1986-10-16 JP JP24418186A patent/JPS6399550A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5070037A (en) * | 1989-08-31 | 1991-12-03 | Delco Electronics Corporation | Integrated circuit interconnect having dual dielectric intermediate layer |
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