JP3166912B2 - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device

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JP3166912B2
JP3166912B2 JP29634998A JP29634998A JP3166912B2 JP 3166912 B2 JP3166912 B2 JP 3166912B2 JP 29634998 A JP29634998 A JP 29634998A JP 29634998 A JP29634998 A JP 29634998A JP 3166912 B2 JP3166912 B2 JP 3166912B2
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正俊 永瀬
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【0001】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に銅(Cu)を導電材料とする配線の形
成方法に関するものである。
The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of forming a wiring using copper (Cu) as a conductive material.
【0002】[0002]
【従来の技術】LSIの高性能化のために、デバイスの
微細化が急速に進められているが、配線幅が細くなるに
つれて配線抵抗は増大するため、配線遅延によるスピー
ドの劣化が無視できなくなってきている。配線抵抗の低
減のため、従来のAlを主成分とする合金より低抵抗な
Cuを配線金属として用いることが検討されている(体
積抵抗率はAlが2.7×10-6であるのに対し、Cu
が1.7×10-6)。Cuを主成分とする材料を用いて
配線を形成する方法としては、現在主流となっているA
l合金を配線材料とする場合と同様にフォトリソグラフ
ィによりパターニングする方法と、ダマシン(dama
scene)法と呼ばれる、配線溝内にCu配線を埋め
込む手法とが知られているが、Cuがエッチング困難な
材料であることから、後者の方法が主として採用されて
いる。
2. Description of the Related Art Devices have been rapidly miniaturized in order to improve the performance of LSIs. However, as the wiring width becomes narrower, the wiring resistance increases, so that deterioration in speed due to wiring delay cannot be ignored. Is coming. In order to reduce the wiring resistance, it has been studied to use Cu having lower resistance than the conventional alloy containing Al as a main component as the wiring metal (although the volume resistivity of Al is 2.7 × 10 −6 ). On the other hand, Cu
1.7 × 10 −6 ). As a method of forming wiring using a material containing Cu as a main component, A
a method of patterning by photolithography in the same manner as in the case of using
A method called a “scene” method for embedding a Cu wiring in a wiring groove is known, but the latter method is mainly adopted because Cu is a material that is difficult to etch.
【0003】ダマシン法による配線の形成方法は以下の
通りである。素子の形成された半導体基板上にSiO
2 、BPSG(boro-phospho-silicate glass )などの
無機材料からなる層間絶縁膜を形成し、フォトリソグラ
フィ法およびドライエッチング法により所定の深さの配
線溝を形成する。次いで、配線溝内を十分に埋め込むよ
うにCuを堆積した後、CMP(chemical mechanical
polishing )などにより層間絶縁膜上のCu導電層を除
去して配線溝内にCu配線を形成する。
A method of forming a wiring by the damascene method is as follows. SiO 2 is formed on the semiconductor substrate on which the elements are formed.
2. An interlayer insulating film made of an inorganic material such as boro-phospho-silicate glass (BPSG) is formed, and a wiring groove having a predetermined depth is formed by photolithography and dry etching. Next, after Cu is deposited so as to sufficiently fill the wiring groove, CMP (chemical mechanical
The Cu conductive layer on the interlayer insulating film is removed by polishing) to form a Cu wiring in the wiring groove.
【0004】[0004]
【発明が解決しようとする課題】上述したダマシン法に
よりCu配線を形成する際に、深さ精度の高い配線溝を
形成するには層間絶縁膜内にエッチングストッパを形成
しておく必要がある(例えば、特開平8−17918号
公報参照)。而して、通常エッチングストッパとして用
いられている絶縁膜はシリコン窒化膜であるが、この材
料は比誘電率が4.7とシリコン酸化膜の3.8と比較
して大きい。近年、配線の微細化とともに配線密度の稠
密化が著しくなってきているため、高誘電率材料の絶縁
膜を層間絶縁膜内に設けた場合には浮遊容量が増大する
ことにより、配線遅延の弊害が無視できなくなり、Cu
を用いて配線抵抗を減少させたことの効果が減殺されて
しまう。
When forming a Cu wiring by the above-described damascene method, it is necessary to form an etching stopper in an interlayer insulating film in order to form a wiring groove with high depth accuracy ( For example, see JP-A-8-17918. Thus, the insulating film usually used as an etching stopper is a silicon nitride film, but this material has a relative dielectric constant of 4.7, which is larger than 3.8 of a silicon oxide film. In recent years, wiring density has become increasingly denser as wiring becomes finer. If an insulating film made of a high dielectric constant material is provided in an interlayer insulating film, the stray capacitance increases, resulting in an adverse effect of wiring delay. Can no longer be ignored and Cu
, The effect of reducing the wiring resistance is diminished.
【0005】一方、フォトリソグラフィ法によりCu導
電層をパターニングする際には、Cuがエッチングされ
難い材料であることの外、Cuが腐食され易い材料であ
ることが問題となる。すなわち、Alの場合にはO2
どが表面に付着しても表面にAl23 膜が形成される
とこれが保護膜として作用するため内部のAlの酸化は
阻止されるが、Cuの場合にはこのような保護膜は形成
されず、表面に付着したハロゲンが内部にまで拡散して
いくため、表面付着物の存在は配線の劣化を招く。ま
た、Cuの場合には酸化性雰囲気下(高温+酸素、O2
ラズマ、オゾン中)で、酸化が配線内部にまで進行して
配線抵抗の増大を招く。上述したようにCuはエッチン
グされ難い材料であるために、異方性の高いエッチング
を行うには高エネルギーでのRIEを行うことが必要と
なるが、そのエッチング過程においてフォトレジスト膜
が変質してしまうため、レジスト膜の除去にはアッシン
グを行うことが必要となる。このアッシングの際のO2
がCu配線を酸化させ配線抵抗を増大させる。また、R
IE工程中に生成される反応生成物やハロゲンがCu配
線の側面に付着し、Cu配線の劣化を招き長期の信頼性
を損なうことになる。従って、本発明の課題は上述した
従来技術の問題点を解決することであって、その目的
は、浮遊容量が低く長期安定性の高い微細化されたパタ
ーンのCu配線を比較的少ない工数で容易に形成しうる
ようにすることである。
On the other hand, when patterning a Cu conductive layer by a photolithography method, there is a problem that Cu is a material which is not easily etched and Cu is a material which is easily corroded. In other words, in the case of Al, even if O 2 or the like adheres to the surface, if an Al 2 O 3 film is formed on the surface, it acts as a protective film, so that oxidation of the internal Al is prevented. However, such a protective film is not formed, and the halogen adhering to the surface diffuses into the inside, so that the presence of the surface adhering causes deterioration of the wiring. In the case of Cu, in an oxidizing atmosphere (high temperature + oxygen, O 2 plasma, ozone), oxidation proceeds to the inside of the wiring to cause an increase in wiring resistance. As described above, Cu is a material that is difficult to be etched, and therefore, it is necessary to perform RIE with high energy in order to perform highly anisotropic etching. However, during the etching process, the photoresist film is deteriorated. Therefore, it is necessary to perform ashing to remove the resist film. O 2 for this ashing
Oxidizes the Cu wiring to increase the wiring resistance. Also, R
Reaction products and halogens generated during the IE process adhere to the side surfaces of the Cu wiring, causing deterioration of the Cu wiring and impairing long-term reliability. Therefore, an object of the present invention is to solve the above-described problems of the conventional technology, and an object of the present invention is to easily form a fine pattern Cu wiring having a low stray capacitance and a high long-term stability with a relatively small number of steps. That is, it is possible to form it.
【0006】[0006]
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、 (1)半導体基板上に層間絶縁膜を堆積し、前記層間絶
縁膜を選択的に除去して、前記半導体基板表面の拡散層
および/または下層配線層の表面を露出させる開口を形
成する工程と、 (2)前記層間絶縁膜上に、有機化合物膜を形成する工
程と、 (3)前記有機化合物膜に該有機化合物膜を貫通する配
線溝を形成する工程と、 (4)前記配線溝内および前記開口内を完全に埋め込む
ように全面にCu配線材料層を被着する工程と、 (5)前記有機化合物膜と前記Cu配線材料層の高さが
ほぼ同じになるように、前記有機化合物膜上のCu配線
材料層を除去することによりCu配線および導電性プラ
グを同時に形成する工程と、 (6)前記有機化合物膜を除去する工程と、を具備する
ことを特徴とする半導体装置の製造方法、が提供され
る。また、上記の目的を達成するため、本発明によれ
ば、 (1′)半導体基板上に層間絶縁膜を堆積し、前記層間
絶縁膜を選択的に除去して、前記半導体基板表面の拡散
層および/または下層配線層の表面を露出させる開口を
形成する工程と、 (2′)前記開口内を導電性材料で埋め込んで該開口内
に導電性プラグを形成する工程と、 (3′)前記層間絶縁膜上に、有機化合物膜を形成する
工程と、 (4′)前記有機化合物膜に該有機化合物膜を貫通する
配線溝を形成する工程と、 (5′)前記配線溝内を完全に埋め込むように全面にC
u配線材料層を被着する工程と、 (6′)前記有機化合物膜と前記Cu配線材料層の高さ
がほぼ同じになるように、前記有機化合物膜上のCu配
線材料層を除去することによりCu配線を形成する工程
と、 (7′)前記有機化合物膜を除去する工程と、を具備す
ることを特徴とする半導体装置の製造方法、が提供され
る。
According to the present invention, there is provided a semiconductor device comprising: (1) depositing an interlayer insulating film on a semiconductor substrate and selectively removing the interlayer insulating film; Forming an opening exposing the surface of the diffusion layer and / or lower wiring layer on the surface of the semiconductor substrate; (2) forming an organic compound film on the interlayer insulating film; and (3) forming the organic compound film. Forming a wiring groove penetrating through the organic compound film; (4) applying a Cu wiring material layer over the entire surface so as to completely fill the wiring groove and the opening; Forming a Cu wiring and a conductive plug simultaneously by removing the Cu wiring material layer on the organic compound film so that the organic compound film and the Cu wiring material layer have substantially the same height; (6) ) Removing the organic compound film The method of manufacturing a semiconductor device characterized by comprising the steps, a, is provided. In order to achieve the above object, according to the present invention, (1 ′) an interlayer insulating film is deposited on a semiconductor substrate, and the interlayer insulating film is selectively removed to form a diffusion layer on the surface of the semiconductor substrate. And / or forming an opening exposing the surface of the lower wiring layer; (2 ') filling the inside of the opening with a conductive material to form a conductive plug in the opening; (3') A step of forming an organic compound film on the interlayer insulating film; (4 ') a step of forming a wiring groove penetrating the organic compound film in the organic compound film; C on the entire surface to be embedded
(6 ') removing the Cu wiring material layer on the organic compound film so that the heights of the organic compound film and the Cu wiring material layer are substantially the same. And (7 ') a step of removing the organic compound film.
【0007】[0007]
【作用】上述した本発明の製造方法によれば、Cu導電
層を高エネルギーで異方性の高いRIEによりパターニ
ングする必要がなくなることにより、フォトレジストな
どの変質を防止することができるため、アッシングなど
の酸化性雰囲気にCu導電層を触れさせないようにする
ことができ、Cu配線への酸素の付着を防止することが
できる。また、Cu導電層のパターニング時にCu配線
の側面が露出することがないため、Cu配線の側面への
反応生成物やハロゲンの付着を防止することができる。
従って、Cu配線の酸化・腐食を防止して配線抵抗の増
大を防ぎ信頼性を確保することができる。また、有機化
合物膜の溝パターンに従った配線を形成することができ
るため、精度の高い配線パターンを実現することができ
る。
According to the manufacturing method of the present invention described above, since it is not necessary to pattern the Cu conductive layer by RIE having high energy and high anisotropy, it is possible to prevent the deterioration of the photoresist and the like. It is possible to prevent the Cu conductive layer from contacting an oxidizing atmosphere such as the above, and it is possible to prevent oxygen from attaching to the Cu wiring. Further, since the side surface of the Cu wiring is not exposed during patterning of the Cu conductive layer, it is possible to prevent reaction products and halogens from adhering to the side surface of the Cu wiring.
Therefore, it is possible to prevent oxidation and corrosion of the Cu wiring, prevent an increase in wiring resistance, and secure reliability. Further, since the wiring can be formed according to the groove pattern of the organic compound film, a highly accurate wiring pattern can be realized.
【0008】[0008]
【発明の実施の形態】次に、図面を参照して本発明の実
施の形態について説明する。図1は、本発明の実施の形
態を説明するための工程順の断面図である。図1(a)
に示されるように、例えば、半導体基板(図示なし)上
に形成された第1層間絶縁膜1上に下層金属配線2を形
成し、その上に第2層間絶縁膜3を形成した後、第2層
間絶縁膜を選択的にエッチング除去して下層金属配線2
の表面を露出させるビアホールを開口する。また、必要
に応じて半導体基板上に形成された拡散層の表面を露出
させるコンタクトホールを開口する。
Next, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a sectional view in the order of steps for describing an embodiment of the present invention. FIG. 1 (a)
As shown in FIG. 1, for example, a lower-layer metal wiring 2 is formed on a first interlayer insulating film 1 formed on a semiconductor substrate (not shown), and a second interlayer insulating film 3 is formed thereon. Selectively remove the two-layer insulating film by etching to remove the lower metal wiring 2
A via hole exposing the surface of the substrate. Further, a contact hole for exposing the surface of the diffusion layer formed on the semiconductor substrate is opened as needed.
【0009】そして、タングステン(W)などの導電性
材料の堆積とエッチバック(若しくはCMP)を行って
ビアホール内に導電性プラグ4を形成する。このとき必
要に応じてコンタクトホールにも導電性プラグが形成さ
れる。ただし、この導電性プラグの形成工程は省略する
ことが可能で、上層の配線を形成する際に同時にビアホ
ール(コンタクトホール)内を配線材料によって充填す
るようにすることができる。次に、第2層間絶縁膜3上
に有機化合物膜5を形成し、これに所望の配線パターン
形状に配線溝5aを開孔する。配線溝5aは有機化合物
膜5を貫通するように形成される。有機化合物膜がフォ
トレジストや感光性耐熱性樹脂により形成されている場
合には、露光・現像によって配線溝5aを形成すること
ができる。そして、好ましくは露光・現像の後にフォト
レジストは紫外線照射などの耐熱化処理を受ける。有機
化合物膜5は、感光性の付与されていないポリイミド、
ポリアミドやベンゾシクロブテンなどの耐熱性樹脂によ
っても形成することができる。この場合には、有機化合
物膜上に配線溝パターンの開口を有するフォトレジスト
膜を形成しこれをマスクとして有機化合物膜をドライエ
ッチング法などによりエッチングして配線溝を形成す
る。
[0009] Then, a conductive plug 4 is formed in the via hole by depositing a conductive material such as tungsten (W) and performing etch back (or CMP). At this time, a conductive plug is also formed in the contact hole as needed. However, the step of forming the conductive plug can be omitted, and the via hole (contact hole) can be filled with the wiring material at the same time as forming the upper layer wiring. Next, an organic compound film 5 is formed on the second interlayer insulating film 3, and a wiring groove 5a is formed in the organic compound film 5 in a desired wiring pattern shape. The wiring groove 5a is formed so as to penetrate the organic compound film 5. When the organic compound film is formed of a photoresist or a photosensitive heat-resistant resin, the wiring groove 5a can be formed by exposure and development. Then, preferably after exposure and development, the photoresist is subjected to a heat resistance treatment such as ultraviolet irradiation. The organic compound film 5 is made of polyimide to which no photosensitivity is given,
It can also be formed from a heat-resistant resin such as polyamide or benzocyclobutene. In this case, a photoresist film having an opening of a wiring groove pattern is formed on the organic compound film, and the organic compound film is etched by a dry etching method or the like using the photoresist film as a mask to form a wiring groove.
【0010】次に、図1(b)に示されるように、Cu
を配線溝5a内を完全に埋め込む膜厚に堆積して配線材
料層6Aを形成する。第2層間絶縁膜3に形成されたビ
アホール内に導電性プラグ4が形成されていない場合に
はビアホール内(および必要に応じてコンタクトホール
内)もCu層(6A)により充填される。配線材料層6
Aの下部にバリア層ないし密着層として他の材料からな
る下地層を形成することができる。例えば、Ta、Ti
N、Ti/TiN、WSiなどからなる下地層を薄く
(5〜60nm)形成することができる。これらの下地
層はスパッタ法、反応性スパッタ法などにより形成する
ことができる。Cuの堆積はスパッタ法、CVD法若し
くは電解メッキ法により形成することができる。電解メ
ッキ法によって形成する場合には、スパッタ法などの薄
膜技術により薄くCu層を形成した後にその上にCuを
厚く電解メッキするようにするのがよい。
Next, as shown in FIG.
Is deposited to a thickness that completely fills the wiring groove 5a to form a wiring material layer 6A. When the conductive plug 4 is not formed in the via hole formed in the second interlayer insulating film 3, the inside of the via hole (and, if necessary, the contact hole) is also filled with the Cu layer (6A). Wiring material layer 6
Under the layer A, a base layer made of another material can be formed as a barrier layer or an adhesion layer. For example, Ta, Ti
An underlayer made of N, Ti / TiN, WSi, or the like can be formed thin (5 to 60 nm). These underlayers can be formed by a sputtering method, a reactive sputtering method, or the like. Cu can be deposited by a sputtering method, a CVD method, or an electrolytic plating method. In the case of forming by an electroplating method, it is preferable that a thin Cu layer is formed by a thin film technique such as a sputtering method, and then a thick Cu is electroplated thereon.
【0011】次に、図1(c)に示されるように、有機
化合物膜5上に堆積されたCu層(6A)を除去して配
線溝内に上層金属配線6を形成する。有機化合物膜5上
のCu層の除去方法としては、CMP(chemical mecha
nical polishing )法、ICP形(誘導コイル形)若し
くはECR形(電子サイクロトロン共鳴形)などのRI
E法またはイオンミリング法などを採用することができ
る。何れの除去方法を採る場合においてもフォトレジス
ト膜などが変質することがないように配慮される。次
に、図1(d)に示されるように、有機化合物膜5が湿
式法により除去される。その後、必要に応じてさらに上
層に層間絶縁膜と上層の配線とが形成される。上層の配
線が形成されない場合には、上層金属配線6、第2層間
絶縁膜3上にパッシベーション膜が形成される。
Next, as shown in FIG. 1C, the Cu layer (6A) deposited on the organic compound film 5 is removed to form the upper metal wiring 6 in the wiring groove. As a method for removing the Cu layer on the organic compound film 5, CMP (chemical mecha) is used.
nical polishing) method, RI such as ICP type (induction coil type) or ECR type (electron cyclotron resonance type)
E method or ion milling method can be adopted. Regardless of the removal method, care is taken so that the photoresist film and the like are not deteriorated. Next, as shown in FIG. 1D, the organic compound film 5 is removed by a wet method. Thereafter, if necessary, an interlayer insulating film and an upper layer wiring are further formed in an upper layer. When the upper wiring is not formed, a passivation film is formed on the upper metal wiring 6 and the second interlayer insulating film 3.
【0012】[0012]
【実施例】次に、図面を参照して本発明の実施例につい
て詳細に説明する。 [第1の実施例]図2(a)〜(d)、図3(e)〜
(h)は、本発明の第1の実施例を示す工程順の断面図
である。まず、図2(a)に示されるように、半導体素
子の形成済みの半導体基板上に形成された、SiO2
しくはBPSG等の無機材料からなる第1層間絶縁膜上
に下層金属配線102を形成する。次に、図2(b)に
示すように、この金属配線上を無機材料からなる第2層
間絶縁膜103で被覆する。続いてフォトレジストを塗
布し、露光・現像を行ってビアホールパターンの開口を
有するフォトレジスト膜104を形成する。次に、フォ
トレジスト膜104をマスクとして第2層間絶縁膜を選
択的にエッチングしてビアホール103aを開口し、フ
ォトレジスト膜104を剥離除去する。ここで、エッチ
ングは、平行平板ナローギャップ型RIE装置を用い、
エッチングガスとしてC48 /CO/Ar/O2 混合
ガスを用いた。
Next, an embodiment of the present invention will be described in detail with reference to the drawings. [First Embodiment] FIGS. 2 (a) to 2 (d), 3 (e) to 3 (e)
(H) is sectional drawing of the order of a process which shows 1st Example of this invention. First, as shown in FIG. 2A, a lower metal wiring 102 is formed on a first interlayer insulating film made of an inorganic material such as SiO 2 or BPSG formed on a semiconductor substrate on which a semiconductor element has been formed. I do. Next, as shown in FIG. 2B, the metal wiring is covered with a second interlayer insulating film 103 made of an inorganic material. Subsequently, a photoresist is applied, and exposure and development are performed to form a photoresist film 104 having an opening of a via hole pattern. Next, the second interlayer insulating film is selectively etched using the photoresist film 104 as a mask to open a via hole 103a, and the photoresist film 104 is peeled off. Here, etching is performed using a parallel plate narrow gap type RIE apparatus,
A mixed gas of C 4 F 8 / CO / Ar / O 2 was used as an etching gas.
【0013】次に、図3(e)に示されるように、フォ
トレジストを塗布し、露光・現像を行って所望の配線パ
ターン形状の配線溝105aを有するフォトレジスト膜
105を形成する。パターン形成後、フォトレジストに
UV照射を行い熱耐性を向上させる。次いで、図3
(f)に示すように、Taをスパッタ法により30nm
程度の膜厚に堆積して下地層106aを形成し、連続し
てCuを50nm程度の膜厚に堆積した後、ビアホール
103a、配線溝105aを完全に埋め込むように電解
メッキ法によりCuを堆積してCu層106bを形成す
る。スパッタリング時の成膜温度は150℃であり、成
膜時にフォトレジスト105は熱変質することはない。
続いて、図3(g)に示すように、フォトレジスト膜1
05上のCu層106b、下地金属層106aをドライ
エッチング技術により除去し、上層金属配線106を形
成する。この際のエッチング装置としては、ICPプラ
ズマエッチング装置を用い、エッチングガスにはCl2
を用いて電極温度200℃として等方的にエッチングを
行なった。最後に、図3(h)に示されるように、レジ
スト剥離液により配線間のフォトレジスト膜105を剥
離する。エッチバック時の入射イオンエネルギーを低く
抑えることにより(低バイアスパワー)、エッチバック
時のフォトレジスト膜105の変質を防止することがで
き、アッシングを行わずともフォトレジスト膜105の
剥離が可能である。
Next, as shown in FIG. 3E, a photoresist is applied, exposed and developed to form a photoresist film 105 having a wiring groove 105a having a desired wiring pattern shape. After pattern formation, the photoresist is irradiated with UV to improve the heat resistance. Then, FIG.
As shown in (f), Ta is sputtered to a thickness of 30 nm.
An underlayer 106a is formed to a thickness of about 50 nm, Cu is continuously deposited to a thickness of about 50 nm, and then Cu is deposited by an electrolytic plating method so as to completely fill the via hole 103a and the wiring groove 105a. To form a Cu layer 106b. The film formation temperature during sputtering is 150 ° C., and the photoresist 105 does not undergo thermal deterioration during film formation.
Subsequently, as shown in FIG.
The upper layer metal wiring 106 is formed by removing the Cu layer 106b and the underlying metal layer 106a on the layer 05 by dry etching. At this time, an ICP plasma etching apparatus was used as an etching apparatus, and Cl 2 was used as an etching gas.
Etching was performed isotropically at an electrode temperature of 200 ° C. Finally, as shown in FIG. 3 (h), the photoresist film 105 between the wirings is stripped with a resist stripper. By suppressing the incident ion energy at the time of etch back (low bias power), the quality of the photoresist film 105 at the time of etch back can be prevented, and the photoresist film 105 can be separated without performing ashing. .
【0014】[第2の実施例]図4(a)〜(d)は、
本発明の第2の実施例を示す工程順の断面図である。本
実施例において、第1の実施例の図2(d)に示す工程
はそのまま実施されるので、図2(d)に示される工程
までの説明は省略する。その後、図4(a)に示される
ように、第2層間絶縁膜103上に、1.3μmの膜厚
のポリイミド膜107を形成し、フォトリソグラフィ法
およびO2 をエッチングガスとするドライエッチング法
により配線形成領域のポリイミドを除去して配線溝10
7aを形成する。次に、スパッタ法および反応性スパッ
タ法によりTi膜とTiN膜をそれぞれ20nmと30
nmの膜厚に堆積して下地金属層106aを形成し続い
て50nmの厚さにCuをスパッタする。その後、電解
メッキ法によりCuを堆積してCu層106bを形成す
る。
[Second Embodiment] FIGS. 4 (a) to 4 (d)
It is sectional drawing of a process order which shows the 2nd Example of this invention. In this embodiment, since the step shown in FIG. 2D of the first embodiment is performed as it is, the description up to the step shown in FIG. 2D is omitted. Thereafter, as shown in FIG. 4A, a 1.3 μm-thick polyimide film 107 is formed on the second interlayer insulating film 103, and a photolithography method and a dry etching method using O 2 as an etching gas are performed. The polyimide in the wiring formation region is removed by the
7a is formed. Next, a Ti film and a TiN film were formed to a thickness of 20 nm and 30 nm by sputtering and reactive sputtering, respectively.
The underlayer metal layer 106a is formed to a thickness of 50 nm, and then Cu is sputtered to a thickness of 50 nm. Thereafter, Cu is deposited by an electrolytic plating method to form a Cu layer 106b.
【0015】次に、図4(c)に示されるように、イオ
ンミリング法によりポリイミド膜107上のCu層10
6b、下地金属層106aを除去して上層金属配線10
6を形成する。しかる後、図4(d)に示されるよう
に、ポリイミド膜107をウェット法によりエッチング
除去して、上層配線の形成工程を終了する。
Next, as shown in FIG. 4C, the Cu layer 10 on the polyimide film 107 is formed by ion milling.
6b, the underlying metal layer 106a is removed to remove the upper metal wiring 10
6 is formed. Thereafter, as shown in FIG. 4D, the polyimide film 107 is removed by etching by a wet method, and the step of forming the upper wiring is completed.
【0016】[第3の実施例]図5(a)〜(c)、図
6(d)〜(g)は、本発明の第3の実施例を示す工程
順の断面図である。本実施例において、第1の実施例の
図2(d)に示す工程まではそのまま実施されるので、
図2(d)に示される工程までの説明は省略する。図5
(a)に示される状態に加工した後、図5(b)に示す
ように、スパッタ法により30nmの膜厚のTiNを成
膜してバリアメタル層104aを形成し、続いてWF6
をソースガスとするプラズマCVD法によりタングステ
ン(W)を堆積してタングステン膜104bを形成す
る。次に、図5(c)に示すように、CMP(chemical
mechanical polishing )法により、第2層間絶縁膜1
03上のタングステン膜104b、バリアメタル層10
4aを研磨除去して、導電性プラグ104を形成する。
Third Embodiment FIGS. 5A to 5C and FIGS. 6D to 6G are sectional views showing a third embodiment of the present invention in the order of steps. In the present embodiment, the steps up to the step shown in FIG.
The description up to the step shown in FIG. FIG.
After processing into the state shown in FIG. 5A, as shown in FIG. 5B, a 30-nm-thick TiN film is formed by sputtering to form a barrier metal layer 104a, and then WF 6
Tungsten (W) is deposited by a plasma CVD method using as a source gas to form a tungsten film 104b. Next, as shown in FIG.
mechanical polishing), the second interlayer insulating film 1
03 on tungsten film 103b, barrier metal layer 10
4a is polished and removed to form a conductive plug 104.
【0017】次に、図6(d)に示されるように、フォ
トレジストを塗布し、露光・現像を行って所望の配線パ
ターン形状の配線溝105aを有するフォトレジスト膜
105を形成する。パターン形成後、フォトレジストに
UV照射を行い熱耐性を向上させる。次いで、図6
(e)に示すように、TiNを反応性スパッタ法により
30nm程度の膜厚に堆積して下地層106aを形成
し、連続してCuを50nm程度の膜厚に堆積した後、
配線溝105aを完全に埋め込むように電解メッキ法に
よりCuを堆積してCu層106bを形成する。スパッ
タリング時の成膜温度は150℃であり、成膜時にフォ
トレジスト膜105が熱変質することはない。引き続い
て、図6(f)に示すように、フォトレジスト膜105
上のCu層106b、下地金属層106aをCMP法に
より除去し、上層金属配線106を形成する。最後に、
図6(g)に示されるように、レジスト剥離液により配
線間のフォトレジスト膜105を剥離する。CMP時に
フォトレジスト膜105が変質することはないので、ア
ッシングを行わずにフォトレジスト膜105の剥離が可
能である。
Next, as shown in FIG. 6D, a photoresist is applied, exposed and developed to form a photoresist film 105 having a wiring groove 105a having a desired wiring pattern shape. After pattern formation, the photoresist is irradiated with UV to improve the heat resistance. Then, FIG.
As shown in (e), TiN is deposited to a thickness of about 30 nm by a reactive sputtering method to form an underlayer 106a, and Cu is continuously deposited to a thickness of about 50 nm.
Cu is deposited by electrolytic plating so as to completely fill the wiring groove 105a to form a Cu layer 106b. The film formation temperature at the time of sputtering is 150 ° C., and the photoresist film 105 does not thermally deteriorate during the film formation. Subsequently, as shown in FIG.
The upper Cu layer 106b and the underlying metal layer 106a are removed by the CMP method to form the upper metal wiring 106. Finally,
As shown in FIG. 6G, the photoresist film 105 between the wirings is stripped by a resist stripper. Since the photoresist film 105 is not deteriorated during the CMP, the photoresist film 105 can be removed without performing ashing.
【0018】[0018]
【発明の効果】以上説明したように、本発明による半導
体装置の製造方法は、有機化合物膜に配線溝を形成しこ
の配線溝を埋め込むCu層を形成した後、有機化合物膜
上のCu層を除去し、さらに有機化合物膜を除去するも
のであるので、微細で長期信頼性の高いCu配線を高精
度に形成することができる。また、層間絶縁膜にシリコ
ン窒化膜などの高誘電率膜を形成する必要がないので配
線が高密度化された場合にも浮遊容量を低く抑えること
ができる。また、有機化合物膜をフォトレジストなどの
感光性材料によって形成する実施例によれば、より少な
い工数によりCu配線を形成することができる。
As described above, in the method of manufacturing a semiconductor device according to the present invention, a wiring groove is formed in an organic compound film, a Cu layer filling the wiring groove is formed, and then the Cu layer on the organic compound film is removed. Since the removal is performed to further remove the organic compound film, a fine and highly reliable long-term Cu wiring can be formed with high precision. Further, since it is not necessary to form a high-dielectric-constant film such as a silicon nitride film on the interlayer insulating film, the stray capacitance can be suppressed even when the density of the wiring is increased. Further, according to the embodiment in which the organic compound film is formed of a photosensitive material such as a photoresist, a Cu wiring can be formed with a smaller number of steps.
【図面の簡単な説明】[Brief description of the drawings]
【図1】本発明の実施の形態を説明するための工程順断
面図。
FIG. 1 is a cross-sectional view in a process order for describing an embodiment of the present invention.
【図2】本発明の第1の実施例を説明するための工程順
断面図の一部。
FIG. 2 is a part of a process order sectional view for explaining the first embodiment of the present invention.
【図3】本発明の第1の実施例を説明するための、図2
の工程に続く工程での工程順断面図。
FIG. 3 is a view for explaining a first embodiment of the present invention;
Sectional sectional view in a step following the step.
【図4】本発明の第2の実施例を説明するための工程順
断面図。
FIG. 4 is a process order sectional view for explaining a second embodiment of the present invention.
【図5】本発明の第3の実施例を説明するための工程順
断面図の一部。
FIG. 5 is a part of a process order sectional view for explaining a third embodiment of the present invention.
【図6】本発明の第3の実施例を説明するための、図5
の工程に続く工程での工程順断面図。
FIG. 6 is a view for explaining a third embodiment of the present invention;
Sectional sectional view in a step following the step.
【符号の説明】[Explanation of symbols]
1、101 第1層間絶縁膜 2、102 下層金属配線 3、103 第2層間絶縁膜 103a ビアホール 4、104 導電性プラグ 104a バリアメタル層 104b タングステン膜 5 有機化合物膜 105 フォトレジスト膜 5a、105a、107a 配線溝 6、106 上層金属配線 6A 配線材料層 106a 下地金属層 106b Cu層 107 ポリイミド膜 DESCRIPTION OF SYMBOLS 1, 101 First interlayer insulating film 2, 102 Lower metal wiring 3, 103 Second interlayer insulating film 103a Via hole 4, 104 Conductive plug 104a Barrier metal layer 104b Tungsten film 5 Organic compound film 105 Photoresist film 5a, 105a, 107a Wiring groove 6, 106 Upper metal wiring 6A Wiring material layer 106a Base metal layer 106b Cu layer 107 Polyimide film
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/3205 - 21/3213 H01L 21/768 ──────────────────────────────────────────────────の Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 21/3205-21/3213 H01L 21/768

Claims (10)

    (57)【特許請求の範囲】(57) [Claims]
  1. 【請求項1】 (1)半導体基板上に層間絶縁膜を堆積
    し、前記層間絶縁膜を選択的に除去して、前記半導体基
    板表面の拡散層および/または下層配線層の表面を露出
    させる開口を形成する工程と、 (2)前記層間絶縁膜上に、有機化合物膜を形成する工
    程と、 (3)前記有機化合物膜に該有機化合物膜を貫通する配
    線溝を形成する工程と、 (4)前記配線溝内および前記開口内を完全に埋め込む
    ように全面にCu配線材料層を被着する工程と、 (5)前記有機化合物膜と前記Cu配線材料層の高さが
    ほぼ同じになるように、前記有機化合物膜上のCu配線
    材料層を除去することによりCu配線および導電性プラ
    グを同時に形成する工程と、 (6)前記有機化合物膜を除去する工程と、 を具備することを特徴とする半導体装置の製造方法。
    1. An interlayer insulating film is deposited on a semiconductor substrate.
    Then, the interlayer insulating film is selectively removed, and the semiconductor substrate is removed.
    Exposed surface of diffusion layer and / or lower wiring layer on board surface
    Forming an opening to be formed; (2) forming an organic compound film on the interlayer insulating film; and (3) forming a wiring groove through the organic compound film in the organic compound film. (4) a step of depositing a Cu wiring material layer on the entire surface so as to completely fill the wiring groove and the opening; and (5) the height of the organic compound film and the Cu wiring material layer is reduced.
    By removing the Cu wiring material layer on the organic compound film so as to be substantially the same, the Cu wiring and the conductive plastic are removed.
    Forming a semiconductor device simultaneously ; and (6) removing the organic compound film.
  2. 【請求項2】 (1′)半導体基板上に層間絶縁膜を堆
    積し、前記層間絶縁膜を選択的に除去して、前記半導体
    基板表面の拡散層および/または下層配線層の表面を露
    出させる開口を形成する工程と、 (2′)前記開口内を導電性材料で埋め込んで該開口内
    に導電性プラグを形成する工程と、 (3′)前記層間絶縁膜上に、有機化合物膜を形成する
    工程と、 (4′)前記有機化合物膜に該有機化合物膜を貫通する
    配線溝を形成する工程と、 (5′)前記配線溝内を完全に埋め込むように全面にC
    u配線材料層を被着する工程と、 (6′)前記有機化合物膜と前記Cu配線材料層の高さ
    がほぼ同じになるように、前記有機化合物膜上のCu配
    線材料層を除去することによりCu配線を形成する工程
    と、 (7′)前記有機化合物膜を除去する工程と、 を具備することを特徴とする半導体装置の製造方法。
    2. An interlayer insulating film is deposited on a semiconductor substrate, and the interlayer insulating film is selectively removed to expose a surface of a diffusion layer and / or a lower wiring layer on a surface of the semiconductor substrate. Forming an opening; (2 ') filling the inside of the opening with a conductive material to form a conductive plug in the opening; and (3') forming an organic compound film on the interlayer insulating film. (4 ') forming a wiring groove through the organic compound film in the organic compound film; and (5') forming C on the entire surface so as to completely fill the wiring groove.
    (6 ') removing the Cu wiring material layer on the organic compound film so that the heights of the organic compound film and the Cu wiring material layer are substantially the same. And (7 ') a step of removing the organic compound film.
  3. 【請求項3】 前記有機化合物膜が耐熱性樹脂を用いて
    形成されることを特徴とする請求項1または2記載の半
    導体装置の製造方法。
    3. The method according to claim 1, wherein the organic compound film is formed using a heat-resistant resin.
  4. 【請求項4】 前記有機化合物膜がフォトレジストを用
    いて形成されることを特徴とする請求項1または2記載
    の半導体装置の製造方法。
    4. The method according to claim 1, wherein the organic compound film is formed using a photoresist.
  5. 【請求項5】 前記第(3)の工程の後前記第(4)の
    工程に先立って、または、前記第(4′)の工程の後前
    記第(5′)の工程に先立って、UV光照射により前記
    有機化合物膜の耐熱性を向上させる処理が加えられるこ
    とを特徴とする請求項4記載の半導体装置の製造方法。
    5. The method according to claim 5, wherein the step (3) is performed before the step (4), or after the step (4 ′) and prior to the step (5 ′). The method for manufacturing a semiconductor device according to claim 4, wherein a treatment for improving heat resistance of the organic compound film is added by light irradiation.
  6. 【請求項6】 前記第(4)の工程または前記第
    (5′)の工程が、薄い下地金属層とCu層とをスパッ
    タ法により形成し、電解メッキ法により厚いCu層を形
    成する工程であることを特徴とする請求項1または2記
    載の半導体装置の製造方法。
    6. The step (4) or the step (5 ′) is a step of forming a thin underlying metal layer and a Cu layer by a sputtering method and forming a thick Cu layer by an electrolytic plating method. 3. The method of manufacturing a semiconductor device according to claim 1, wherein:
  7. 【請求項7】 前記第(5)の工程または前記第
    (6′)の工程が、反応性イオンエッチング(RIE)
    法、イオンミリング法若しくは化学的機械研磨(CM
    P)法により行われることを特徴とする請求項1または
    2記載の半導体装置の製造方法。
    7. The method according to claim 5, wherein the step (5) or the step (6 ′) is a reactive ion etching (RIE).
    Method, ion milling method or chemical mechanical polishing (CM
    The method according to claim 1, wherein the method is performed by the method P).
  8. 【請求項8】 前記反応性エッチングがICP形若しく
    はECR形のエッチングであることを特徴とする請求項
    7記載の半導体装置の製造方法。
    8. The method according to claim 7, wherein said reactive etching is an ICP type or ECR type etching.
  9. 【請求項9】 前記第(6)の工程または前記第
    (7′)の工程が、湿式法により行われることを特徴と
    する請求項1または2記載の半導体装置の製造方法。
    9. The method according to claim 1, wherein the step (6) or the step (7 ′) is performed by a wet method.
  10. 【請求項10】 前記第(6)の工程または前記第
    (7′)の工程の後、上層の層間絶縁膜の形成工程と上
    層の配線層の形成工程とが付加されることを特徴とする
    請求項1または2記載の半導体装置の製造方法。
    10. The method according to claim 6, further comprising, after the step (6) or the step (7 ′), a step of forming an upper interlayer insulating film and a step of forming an upper wiring layer. A method for manufacturing a semiconductor device according to claim 1.
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