JPS639940A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS639940A JPS639940A JP15434186A JP15434186A JPS639940A JP S639940 A JPS639940 A JP S639940A JP 15434186 A JP15434186 A JP 15434186A JP 15434186 A JP15434186 A JP 15434186A JP S639940 A JPS639940 A JP S639940A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔概要〕
サイモソクス(SIMOX)法を用いた絶縁層上の半導
体層(S O[: Sem1conductor On
In5u−1ator)の形成において、 シリコン基板の表面層に対する■族半導体イオン注入を
追加することにより、 形成されるSOIの結晶性向上を図ったものである。
体層(S O[: Sem1conductor On
In5u−1ator)の形成において、 シリコン基板の表面層に対する■族半導体イオン注入を
追加することにより、 形成されるSOIの結晶性向上を図ったものである。
本発明は、半導体装置の製造方法に係り、特に、SIM
OX法を用いたSolの形成方法に関す。
OX法を用いたSolの形成方法に関す。
Solは、形成するトランジスタなどの素子の完全分離
や高速化を可能にするものとして、形成方法がいろいろ
と研究されている。
や高速化を可能にするものとして、形成方法がいろいろ
と研究されている。
Sol形成の一方法であるSIMOX法は、他の方法に
比してSol形成の工程が単純である特徴を有するが、
形成されたSolには難点が残されているので改良が望
まれている。
比してSol形成の工程が単純である特徴を有するが、
形成されたSolには難点が残されているので改良が望
まれている。
SIMOX法を用いたSol形成の従来方法は、第4図
の工程順側面図(al (blに示す如(である。
の工程順側面図(al (blに示す如(である。
即ち、先ず図(alに示す如くシリコン基板1に酸素を
深(多量にイオン注入して基板1内に酸素注入層2を形
成し、そのl&熱処理を行って酸素注入層2を図(b)
に示す如く埋込み二酸化シリコン層3に変化させる。さ
すれば、二酸化シリコン層3を絶縁層にしたSolなる
シリコン層4が形成される。
深(多量にイオン注入して基板1内に酸素注入層2を形
成し、そのl&熱処理を行って酸素注入層2を図(b)
に示す如く埋込み二酸化シリコン層3に変化させる。さ
すれば、二酸化シリコン層3を絶縁層にしたSolなる
シリコン層4が形成される。
上記イオン注入の条件は、例えば、加速エネルギーが1
50 K eV、ドーズ量が2X10”/cI11であ
り、その際の基板1内の注入酸素の濃度分布は、第2図
(濃度分布図)の曲線Aの如くである。そして二酸化シ
リコン層3となるのは濃度が略1022/calの部分
であり、シリコン層4の厚さは約0.2μmとなる。
50 K eV、ドーズ量が2X10”/cI11であ
り、その際の基板1内の注入酸素の濃度分布は、第2図
(濃度分布図)の曲線Aの如くである。そして二酸化シ
リコン層3となるのは濃度が略1022/calの部分
であり、シリコン層4の厚さは約0.2μmとなる。
かく形成されたSOIなるシリコン層4は、第2図から
も判るように、表面近傍における酸素濃度が略10”/
cn(にも達するため、結晶性が良くない。
も判るように、表面近傍における酸素濃度が略10”/
cn(にも達するため、結晶性が良くない。
このためトランジスタを形成する場合、シリコン層4に
直接形成するとトランジスタの特性が低下するので、M
OS)ランジスタを例にした第5図に示す如く、シリコ
ン層4の上に堆積シリコン層5を数μmの厚さに追加し
、そこに形成することが多い。
直接形成するとトランジスタの特性が低下するので、M
OS)ランジスタを例にした第5図に示す如く、シリコ
ン層4の上に堆積シリコン層5を数μmの厚さに追加し
、そこに形成することが多い。
しかしながら第5図に示すMOSトランジスタ(Sはソ
ース領域、Dはドレイン領域、Gはゲート電極)は、動
作時における空乏層DLが二酸化シリコン層3に達しな
い場合があり、Sol利用の特徴である高速化が得られ
ない問題がある。
ース領域、Dはドレイン領域、Gはゲート電極)は、動
作時における空乏層DLが二酸化シリコン層3に達しな
い場合があり、Sol利用の特徴である高速化が得られ
ない問題がある。
この問題の解決には、堆積シリコン層5の追加を不要に
する、即ち、SIMOX法を用いて形成したSOIに直
接トランジスタが形成されても支障のないように、SO
Iの結晶性を向上させれば良い。
する、即ち、SIMOX法を用いて形成したSOIに直
接トランジスタが形成されても支障のないように、SO
Iの結晶性を向上させれば良い。
それは、従来の酸素イオン注入に、基板の表面層に対す
る■族半導体イオン注入を追加し、熱処理により注入さ
れた酸素の化合および注入された■族半導体の結晶化を
行ってsorを形成する本発明の製造方法によって達成
される。
る■族半導体イオン注入を追加し、熱処理により注入さ
れた酸素の化合および注入された■族半導体の結晶化を
行ってsorを形成する本発明の製造方法によって達成
される。
上記■族半導体イオン注入により、基板の表面層では相
対的に酸素濃度が従来の場合より薄(なる。また■族半
導体(シリコン、ゲルマニウム、など)は、結晶が基板
の結晶と同しダイヤモンド形であるので、注入された後
の上記熱処理により基板の結晶に組み込まれる。
対的に酸素濃度が従来の場合より薄(なる。また■族半
導体(シリコン、ゲルマニウム、など)は、結晶が基板
の結晶と同しダイヤモンド形であるので、注入された後
の上記熱処理により基板の結晶に組み込まれる。
かくして本発明方法により形成されたSOIの結晶は、
従来方法によるsorの結晶より結晶性が向上してそこ
に形成されるトランジスタの特性低下を低減させるので
、第5図で説明した堆積シリコン層5の追加が不要にな
る。
従来方法によるsorの結晶より結晶性が向上してそこ
に形成されるトランジスタの特性低下を低減させるので
、第5図で説明した堆積シリコン層5の追加が不要にな
る。
以下、本発明方法実施例について第1図および第2図を
、また本発明方法の利用例シこついて第3図を用い説明
する。全図を通じ同一符号は同一対象物を示す。
、また本発明方法の利用例シこついて第3図を用い説明
する。全図を通じ同一符号は同一対象物を示す。
SIMOX法を用いたSol形成の本発明方法の実施例
は第1図の工程頃例面図(a+〜jc)に示す如くであ
る。
は第1図の工程頃例面図(a+〜jc)に示す如くであ
る。
即ち、先ず〔図(a)参照〕、従来方法と同様にシリコ
ン基板1に酸素をイオン注入(加速エネルギ150Ke
V、 ドーズ量2 XIO”/CIl+) シテ、
基板1内に酸素注入層2を形成する。基板1内の注入酸
素の濃度分布は、第2図の曲線Aの如くである。
ン基板1に酸素をイオン注入(加速エネルギ150Ke
V、 ドーズ量2 XIO”/CIl+) シテ、
基板1内に酸素注入層2を形成する。基板1内の注入酸
素の濃度分布は、第2図の曲線Aの如くである。
ここで酸素濃度が略1022/Cl11の領域が酸素注
入層2となる。
入層2となる。
次いで〔図(bl参照〕、基板1の表面層に対してシリ
コンをイオン注入してシリコン注入層6を形成する。注
入条件は、加速エネルギーが30 K eV、ドーズ量
が2X10”/Cul!である。この注入による基板1
内の注入シリコンの濃度分布は第2図の曲線Bの如くで
あり、基板1の表面近傍の濃度は1021/C111を
越えて酸素濃度の数10倍になる。
コンをイオン注入してシリコン注入層6を形成する。注
入条件は、加速エネルギーが30 K eV、ドーズ量
が2X10”/Cul!である。この注入による基板1
内の注入シリコンの濃度分布は第2図の曲線Bの如くで
あり、基板1の表面近傍の濃度は1021/C111を
越えて酸素濃度の数10倍になる。
次いで〔図(C1参照〕、窒素雰囲気中で約125Fc
、約10時間の熱処理を行う。さすれば酸素注入層2が
二酸化シリコン層3に変化し、二酸化シリコン層3の上
には、シリコン圧入層6の注入シリコンが基板1の結晶
に組み込まれたシリコン層14aが形成される。そして
このSolなるシリコン層4aは、従来方法の場合より
酸素濃度が低く結晶性が向上している。
、約10時間の熱処理を行う。さすれば酸素注入層2が
二酸化シリコン層3に変化し、二酸化シリコン層3の上
には、シリコン圧入層6の注入シリコンが基板1の結晶
に組み込まれたシリコン層14aが形成される。そして
このSolなるシリコン層4aは、従来方法の場合より
酸素濃度が低く結晶性が向上している。
第3図は上記方法を利用して形成したMOSトランジス
タを示す模式側断面図である。
タを示す模式側断面図である。
このトランジスタは、シリコン層4aに直接形成されて
いる。そのため、ソース領域Sおよびドレイン領域りの
下面は二酸化シリコン層3に略達している。従ってこの
トランジスタは、動作時における空乏層DLが完全に二
酸化シリコン層3に到達し、Sol利用の特徴である高
速化を確保している。その他の特性に関しては、シリコ
ン層4aの結晶性が向上しているので、第5図図示のト
ランジスタに比して遜色ない。
いる。そのため、ソース領域Sおよびドレイン領域りの
下面は二酸化シリコン層3に略達している。従ってこの
トランジスタは、動作時における空乏層DLが完全に二
酸化シリコン層3に到達し、Sol利用の特徴である高
速化を確保している。その他の特性に関しては、シリコ
ン層4aの結晶性が向上しているので、第5図図示のト
ランジスタに比して遜色ない。
なお、SIMOX法を用いてSOIとして形成されたシ
リコン層4aは、結晶性の向上によりバイポーラトラン
ジスタの形成にもそのまま使用することが出来る。
リコン層4aは、結晶性の向上によりバイポーラトラン
ジスタの形成にもそのまま使用することが出来る。
また、上記実施例では、基板lの表面層に対するイオン
注入にシリコンを用いたが、■族であるならば他の半導
体例えばゲルマニウムなどを用いても同様にSOIの酸
素濃度を低めて、トランジスタの形成に有利になること
は容易に理解出来る。
注入にシリコンを用いたが、■族であるならば他の半導
体例えばゲルマニウムなどを用いても同様にSOIの酸
素濃度を低めて、トランジスタの形成に有利になること
は容易に理解出来る。
以上説明したように本発明の構成によれば、SIMOX
法を用いた絶縁層上のSolの形成において、形成され
るSolの結晶性向上が図られて、そのSOIにトラン
ジスタを直接形成することが可能になり、例えばSol
の特徴である高速MOSトランジスタの形成にSIMO
X法の適用を可能にさせる効果がある。
法を用いた絶縁層上のSolの形成において、形成され
るSolの結晶性向上が図られて、そのSOIにトラン
ジスタを直接形成することが可能になり、例えばSol
の特徴である高速MOSトランジスタの形成にSIMO
X法の適用を可能にさせる効果がある。
第1図は本発明方法の実施例を示す工程順側面図(al
〜(C1、 第2何は基板におけるイオン注入の濃度分布図、第3図
は本発明方法を利用して形成したトランジスタ例を示す
模式側断面図、 第4図は従来方法を示す工程順側面図fa) (bl、
第5図は従来方法を利用した場合の問題点説明図、 である。 図において、 1はシリコン基板、 2は酸素注入層、 3は二酸化シリコン層、 4.4aはシリコン層(Sol)、 5は堆積シリコン層、 6はシリコン注入層、 A、Bは濃度分布曲線、 シLは空乏層、 である。 桑 1 図 あ2図 茅 3 図
〜(C1、 第2何は基板におけるイオン注入の濃度分布図、第3図
は本発明方法を利用して形成したトランジスタ例を示す
模式側断面図、 第4図は従来方法を示す工程順側面図fa) (bl、
第5図は従来方法を利用した場合の問題点説明図、 である。 図において、 1はシリコン基板、 2は酸素注入層、 3は二酸化シリコン層、 4.4aはシリコン層(Sol)、 5は堆積シリコン層、 6はシリコン注入層、 A、Bは濃度分布曲線、 シLは空乏層、 である。 桑 1 図 あ2図 茅 3 図
Claims (1)
- シリコン基板内に酸素注入層を形成する酸素イオン注入
工程と、該基板の表面層に対するIV族半導体イオン注入
工程と、注入された酸素の化合および注入されたIV族半
導体の結晶化のための熱処理工程とを含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15434186A JPH077748B2 (ja) | 1986-07-01 | 1986-07-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15434186A JPH077748B2 (ja) | 1986-07-01 | 1986-07-01 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS639940A true JPS639940A (ja) | 1988-01-16 |
JPH077748B2 JPH077748B2 (ja) | 1995-01-30 |
Family
ID=15582032
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15434186A Expired - Lifetime JPH077748B2 (ja) | 1986-07-01 | 1986-07-01 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH077748B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63142655A (ja) * | 1986-11-26 | 1988-06-15 | エイ・ティ・アンド・ティ・コーポレーション | 埋込みSiO↓2層を含む装置の製造方法 |
US5141879A (en) * | 1989-08-28 | 1992-08-25 | Herbert Goronkin | Method of fabricating a FET having a high trap concentration interface layer |
WO1995018462A1 (fr) * | 1993-12-28 | 1995-07-06 | Nippon Steel Corporation | Procede et dispositif de fabrication d'un substrat a semi-conducteurs |
-
1986
- 1986-07-01 JP JP15434186A patent/JPH077748B2/ja not_active Expired - Lifetime
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63142655A (ja) * | 1986-11-26 | 1988-06-15 | エイ・ティ・アンド・ティ・コーポレーション | 埋込みSiO↓2層を含む装置の製造方法 |
US5141879A (en) * | 1989-08-28 | 1992-08-25 | Herbert Goronkin | Method of fabricating a FET having a high trap concentration interface layer |
WO1995018462A1 (fr) * | 1993-12-28 | 1995-07-06 | Nippon Steel Corporation | Procede et dispositif de fabrication d'un substrat a semi-conducteurs |
EP0738004A1 (en) * | 1993-12-28 | 1996-10-16 | Nippon Steel Corporation | Method and device for manufacturing semiconductor substrate |
EP0738004A4 (en) * | 1993-12-28 | 1997-04-16 | Nippon Steel Corp | METHOD AND DEVICE FOR MANUFACTURING A SEMICONDUCTOR SUBSTRATE |
US5918151A (en) * | 1993-12-28 | 1999-06-29 | Nippon Steel Corporation | Method of manufacturing a semiconductor substrate and an apparatus for manufacturing the same |
Also Published As
Publication number | Publication date |
---|---|
JPH077748B2 (ja) | 1995-01-30 |
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