JPS639696B2 - - Google Patents

Description

【発明の詳細な説明】 この発明はあらかじめ定められたフレーム構成
に従つて順次入力されるバースト状入力信号のそ
れぞれに同期した信号を発生させる同期信号発生
回路に関するものである。

あらかじめ定められたフレーム構成に従つて順
次バースト状に信号が送出されるシステムとして
は、時分割多重多元接続方式（TDMA；Time
Division Multiple Access）のデイジタル衛星通
信回線あるいは同方式の地上通信回線などがあ
る。このようなシステムでは各バースト信号に含
まれるクロツク周波数にそれぞれ同期した信号を
発生させる事を要求される事が多い。

第１図はTDMA方式の４バーストからなるフ
レーム構成の一例である。図ａ中のFPは１フレ
ーム周期であり、この図ａはＡ，Ｂ，Ｃ，Ｄの４
局よりのバースト信号の時間構成を示しており、
各バースト信号がお互いに時間的に重なり合わな
いようガードタイムと呼ばれる隣接バースト間の
無信号の時間的隙間が設けられている。図ｂはこ
のガードタイム近傍のバースト構成を拡大したも
のであり、図中Ｇがガードタイムであり、I_Aはバ
ーストＡの末尾部分，ＳおよびI_BはバーストＢの
頭部を示している。このうち斜線をほどこされた
Ｓの部分は、受信側の搬送波再生部あるいはクロ
ツク再生部に位相同期回路を用いた場合に設けら
れ、同期引き込みを助けるために送出されるバー
スト信号の一部分であり、有意な情報は同期引き
込みが完了するのに十分な時間が経過した後のI_A
およびI_Bで示される部分で伝送される。

このような時分割多重多元接続方式の通信シス
テムにおいては、通常主局，基準局あるいは親局
と呼ばれる局（以下では主局と呼ぶ）がフレーム
周期を定め、他の局は主局のフレーム周波数又は
主局の送出クロツク周波数に同期させたクロツク
信号を用いて送信を行なうようになつている。あ
るいは各局が主局のフレーム周波数又はクロツク
周波数に非同期の各局自身のクロツク周波数で送
信を行なう場合でも、その周波数差は非常に小さ
く、かつ１フレーム周期の間に生ずる相互のクロ
ツク間の位相差の変動は360゜に対して十分に小さ
く、しかも位相差の変化の蓄積によつてそのバー
スト信号送出タイミングがガードタイムを越えて
他のバースト信号と重なつてしまう事がないよう
バースト位置修正が行なわれるようになつてい
る。

従来上述のような目的に用いられる同期信号発
生回路としては第２図に示されるようなものがあ
つた。第２図に示されるのはアナログ式のフエー
ズロツクループ（Phase Lock Loop，位相同期
ループ）回路で、図中１は信号入力端で、受信信
号から抽出されたバースト状のクロツク成分信号
が入力される。これらの信号は振幅の変動が激し
いため、それに同期させた安定な信号が必要とさ
れる訳である。２は入力端１よりの信号と後述の
電圧制御発振回路４の出力との位相差に比例した
信号を出力する位相検波回路、３はこの位相検波
回路２の出力信号のうち低い周波数成分のものを
通過させ、高い周波数成分を減衰させる低域波
回路、４はこの低域波回路３の出力電圧に比例
して出力周波数を変化させる電圧制御発振回路、
５はこの電圧制御発振回路４の出力であつて、入
力信号に同期した同期信号の出力端である。

第２図で示されるフエーズロツクループ回路は
入力端１より順次入力されるバースト信号に電圧
制御発振回路４の出力信号を位相同期させて行
く。この時、それまで同期していたバースト信号
の周波数と新しいバースト信号の周波数に周波数
差がある場合、フエーズロツクループ回路は同期
引き込みを行なわねばならず、また周波数差はな
くても、位相差が存在する場合、同期引き込みの
必要はないが、バースト切替わり時にあつた位相
差が位相同期により十分小さな値となるまでに時
間が必要となる。

このような入力周波数または位相のステツプ状
の変化に対するフエーズロツクループ回路の過渡
応答に関する考察はL.A.Hoffmanにより、彼の
著書“Receiver Design and the Phase―Lock
Loop”（Aerospace Corporation，El Segundo，
May1963，Booklet prepared for Electronics
and Space Exploration Lecture Series.
Sponsored by IEEE）でなされており、例えば
通常多く用いられているダンピングフアクタζが
１より小さい高利得の二次のフエーズロツクルー
プ回路においては、ステツプ状の角周波数変化△
ωおよびステツプ状の位相変化△θに対する位相
誤差の過渡応答はそれぞれ(1)式および(2)式で表わ
されている。

△ωに対して △θに対して ここにおいて、ω_oはループの自然角周波数、
ζは上述のようにループのダンピングフアクタで
あり、又、(1)式においては周波数差によつて生じ
る定常位相誤差は除かれている。(1)式および(2)式
より明らかなように過渡位相誤差はステツプ状の
角周波数変化△ωおよび位相変化△θにそれぞれ
比例し、(1)式では一度位相誤差が増大した後、
又、(2)式では初期の位相誤差からそれぞれ時間の
経過とともに減少してゆく。(1)式，(2)式はζが１
より小さい時に適用されるが、ζが１以上の場合
にも過渡位相誤差はそれぞれ△ωおよび△θに比
例し、時間の経過とともに減少して定常状態へと
収束してゆく事が明らかにされている。

このように第２図で示されるようなフエーズロ
ツクループ回路にバースト状信号を順次入力した
場合、バースト開始時点からフエーズロツクルー
プ回路出力が十分小さな位相誤差範囲内で同期す
るまでの間は、フエーズロツクループ出力信号は
不安定であり、同期信号として利用できない。こ
のため、各バーストのはじめの部分に第１図ｂに
おいて斜線を施したような同期引き込みを助ける
ための時間Ｓを設ける必要があり、その分だけデ
ータを送る事ができる時間が減少し、時間利用効
率が低下する。

又、従来から用いられている他の装置として第
３図に示されるようなデイジタルフエーズロツク
ループ回路を用いたものがあつた。図中１は信号
入力端、２１は入力信号と後述の位相シフト回路
から出力される同期信号との位相の進み，遅れの
関係に応じてそれぞれ進み検出信号，遅れ検出信
号を出力する位相検出回路、３１はこの位相検出
回路２１よりの進み，遅れ検出信号出力のゆるや
かな変化に応じてのみ進み制御信号，遅れ制御信
号を出力し、急速な変化成分は減衰させるデイジ
タル低域波回路、６はこのデイジタル低域波
回路３１よりの進み，遅れ制御信号に応じて後述
の基準クロツク発生回路よりの基準クロツク信号
に位相シフトを与えるデイジタル位相シフト回
路、７は基準クロツク信号を発生する基準クロツ
ク発生回路である。通常基準クロツク信号の周波
数は入力信号の公称周波数の整数倍で、その比率
をＮで表わすものとすれば、Ｎは１より十分大き
な値が選ばれる。５は上記デイジタル位相シフト
回路６より出力される同期信号の出力端である。

入力信号と同期信号は位相検出回路２１で相対
的な位相の進み，遅れを検出され、それぞれに応
じて進み検出信号，遅れ検出信号を出力する。位
相検出回路２１より出力された進み検出信号，遅
れ検出信号はデイジタル低域波回路３１におい
て、雑音等による速い速度で変化させようとする
制御信号成分を除去し、本来の周波数差あるいは
位相差を補正して入力信号に追従しようとするゆ
るやかな変動に応じた進み制御信号または遅れ制
御信号としてデイジタル位相シフト回路６に伝達
される。デイジタル位相シフト回路６では基準ク
ロツク発生回路７より入力される基準クロツク周
波数を分周して同期信号出力を合成する時、通常
基準クロツク信号をＮ分周して同期信号を合成す
るのに対し、デイジタル低域波回路３１よりの
制御信号に応じて、同期信号の位相を進める必要
がある場合は（Ｎ−１）分周，逆に位相を遅らせ
る必要のある場合は（Ｎ＋１）分周する事により
位相の補正を行なつて入力信号の位相に追従す
る。

最も速く位相追従が行なえるのは、デイジタル
低域波回路３１を使用せず、位相検出回路２１
の出力をデイジタル位相シフト回路６に直結した
場合であるが、上記の例のようにＮ分周を（Ｎ＋
１）分周または（Ｎ−１）分周に変更して位相シ
フトを行なう場合、入力信号の１サイクルに対応
して位相シフトはたかだか１回行なわれるだけで
あるので、１制御信号あたりの位相シフト量とし
ては±360゜／Ｎ、又位相シフトを一方向に連続的
に行なつたとしても、周波数追従可能範囲は公称
入力周波数＝_c／Ｎ（ここで_cは基準クロツク
周波数）に対し、±／Ｎ以内となり、デイジタ
ル低域波回路３１が使用された場合には、１制
御信号当りの位相シフト量は更に小さくなり、従
つて周波数追従範囲も狭くなる。このため、第２
図で示したアナログフエーズロツク回路を用いた
場合と同様、第３図で示すデイジタルフエーズロ
ツク回路を用いた場合も、バースト信号が入れ替
る度に同期引き込みまたは位相誤差が十分小さな
量になるまで帰還をかけるのに時間を必要とし、
第１図に示した同期引き込みを助けるための時間
Ｓがバーストの始まりの部分に要求される。

第４図に示すのは、このような同期引き込みあ
るいは位相追従のための同期信号が利用できない
時間を短縮あるいは無くしてしまうためのアナロ
グフエーズロツク回路を用いた従来の同期信号発
生回路の一例で、１は信号入力端、２は位相検波
回路で第２図に示したものと同様のものである。
１３および１４は一対で入出力信号の切替えを行
なうスイツチ回路で、後述のタイミング制御回路
８よりの出力信号８ａによつて制御され、位相検
波回路２の出力信号２ａから、おのおのその１個
ずつが直列に接続されている４個の低域波回路
３２〜３５および４個の電圧制御発振回路４１〜
４４への順次切り替わる４個の信号１３ａ〜１３
ｄを出力し、それらのおのおのの出力４１ａ〜４
４ａを順次選択して同期信号出力として出力す
る。タイミング制御回路８は外部より受信フレー
ム同期信号およびシステムのクロツク信号を各々
の入力端１１および１２より得て各バースト信号
が到来するタイミングで出力信号８ａを変化さ
せ、一対の切替えスイツチ１３および１４が各バ
ーストに対応して定められた低域波回路３２〜
３５および電圧制御発振回路４１〜４４の組を選
択するようにする。第４図の例は第１図に例とし
て示した１フレームが４バースト信号によつて構
成される場合に対応しており、バースト数が４以
外の場合は、バースト数に応じて低域波回路お
よび電圧制御発振回路の数を増減させればよい。

第４図に示す装置の動作原理は基本的には第２
図に示すものと同一であるが、低域波回路出力
が入力端が開放になつた場合にも１フレーム周期
程度の時間の間、その出力電圧をほぼ保持できる
ように、その時定数を選んでやると次のような効
果が得られる。即ち、各バースト信号毎に割り当
てられた低域波回路および電圧制御発振回路
は、対応するバースト信号が入力されている間だ
けフエーズロツクループに組み入れられて同期信
号を出力し、他のバースト信号が入力されている
間は、その低域波回路が最後にループに組み入
れられていた時の電圧を保持して電圧制御発振回
路を連続して発振させるものであるので、次にそ
の低域波回路および電圧制御発振回路に対応す
るバースト信号が入力される時、入力信号と連続
して発振していた電圧制御発振器出力との周波数
差あるいは位相差は非常に小さな範囲内に保た
れ、同期引き込みあるいは許容される位相誤差ま
でに追従するために必要とされる時間が著しく短
縮される効果がある。ただし装置の構成は複雑と
なつている。

従来の同期信号発生装置は以上のように構成さ
れており、バースト信号の頭の部分に同期引き込
みを助けるための時間を必要とするため、実際に
データ伝送に用いる事のできる時間が減り、時間
利用効率が低下するか、あるいは同期引き込みを
助けるための時間は不要もしくは著しく短縮でき
るが、バースト数と同じだけの低域波回路およ
び電圧制御発振回路を必要とするため装置は複
雑，高価となり、かつそれらの回路はアナログ回
路であるので回路定数が環境条件の変化や経年と
ともに変化しやすく、装置の保守点検にも多くの
時間を必要とする欠点があつた。

この発明は上記のような従来のものの欠点を除
去するためになされたもので、入力バースト信号
数に応じた位相情報をそれぞれ記憶保持できる記
憶回路およびこの記憶回路への記憶、この記憶回
路からの情報の読み出しのタイミングを制御する
タイミング制御回路を備えたデイジタルフエーズ
ロツク回路を構成する事により、安価にしかも安
定度よく、多数のバースト状入力信号に同期した
信号を発生する事ができる同期信号発生回路を提
供することを目的としている。

以下、この発明の一実施例を図について説明す
る。第５図において、１はバースト状の入力信号
が印加される信号入力端、１ａは入力信号、２２
は入力信号１ａと後述のデイジタル位相シフト回
路６１より出力される出力位相信号６１ａとの位
相の進み，遅れの関係を検出し、それに応じて進
み検出信号２２ａまたは遅れ検出信号２２ｂを出
力する位相検出回路、３６は位相検出回路２２よ
りの進み検出信号２２ａおよび遅れ検出信号２２
ｂを入力として、それらの入力信号が作り出すゆ
るやかな変化成分に応じて進み制御信号３６ａお
よび遅れ制御信号３６ｂを出力するデイジタル低
域波回路で、波回路の状態を並列デイジタル
波信号３６ｃとして出力するとともに、後述の
タイミング制御回路８１よりの読み込み命令信号
８１ａに制御されて、同じく後述の記憶回路９よ
りの並列デイジタル波初期値信号９ａを該波
回路３６に読み込む機能を備えている。６１は後
述の基準クロツク発生回路７よりの基準クロツク
信号７ａの周期で定まる時間を単位として上記進
み制御信号３６ａおよび遅れ制御信号３６ｂに従
つて出力の同期信号６１ｂの位相を制御するとと
もに、出力位相信号６１ａおよび位相シフト回路
の状態を並列デイジタル位相信号６１ｃとして出
力するデイジタル位相シフト回路で、後述のタイ
ミング制御回路８１よりの読み込み命令信号８１
ａに同じく制御されて、後述の記憶回路９よりの
並列デイジタル位相初期値信号９ｂの内容を該デ
イジタル位相シフト回路６１に読み込む機能を備
えている。９は記憶回路で、後述のタイミング制
御回路８１よりの書き込み命令信号８１ｂおよび
記憶番地指定信号８１ｃに制御されて、デイジタ
ル低域波回路３６よりの並列デイジタル波信
号３６ｃおよびデイジタル位相シフト回路６１よ
りの並列デイジタル位相信号６１ｃを定められた
記憶番地にデイジタル信号として記憶するととも
に、上記デイジタル低域波回路３６およびデイ
ジタル位相シフト回路６１へ指定された記憶番地
の記憶内容を、おのおの並列デイジタル波初期
値信号９ａおよび並列デイジタル位相初期値信号
９ｂとして出力する。７は基準クロツク発生回路
で、デイジタル位相シフト回路６１で行なう位相
シフトの単位変化時間を定める基準クロツク信号
を出力し、前記デイジタル位相シフト回路６１お
よび後述のタイミング制御回路８１に供給する。
８１はタイミング制御回路で、上記基準クロツク
発生回路７よりの基準クロツク信号をもとにし
て、あらかじめ定められたフレーム構成に従つ
て、デイジタル低域波回路３６およびデイジタ
ル位相シフト回路６１への読み込み命令信号８１
ａ，記憶回路９への書き込み命令信号８１ｂおよ
び記憶番地指定信号８１ｃ，本同期信号発生回路
を含むシステムのクロツク信号となるシステム信
号８１ｄおよび受信フレーム同期信号８１ｅを出
力する。

第６図は第５図の位相検出回路２２の詳細回路
図であり、第７図はこの回路の各部出力信号のタ
イミングチヤートの一例である。２２１は入力信
号１ａの立上り時に巾の狭いパルスを出す単発パ
ルス発生回路で、２２１ａはその出力信号、２２
２はデイジタルラツチ回路で、パルス入力２２１
ａがあつた時点の出力位相信号６１ａの値を保持
してデイジタルラツチ回路出力信号２２２ａとし
て出力する。出力位相信号６１ａは第５図のデイ
ジタル位相シフト回路６１より出力されるデイジ
タル信号であり、その値の時間的変化は第７図ａ
に示されるように階段状の繰り返しであり、第５
図の基準クロツク信号７ａの周波数が、システム
クロツク信号８１ｄの周波数のＮ倍に設定された
場合、階段状に変化する出力位相信号６１ａの最
大値はＮ−１であり、最小値は０となる。２２４
は位相差設定回路で、第５図の入力信号１ａと同
期出力信号６１ｂの間の位相差を決定する。これ
は通常Ｎ−１／２に最も近い整数の値に設定する事 により、第７図中、位相進みを検出するための範
囲である位相進み検出区間“ADV”と位相遅れ
を検出するための範囲である位相遅れ検出区間
“RTD”とを丁度、もしくはほぼ等しく設定でき
る。本例の場合、入力信号の位相に対し、同期信
号の位相は90゜遅れるように制御作用が働く。２
２４ａは位相差設定回路２２４の出力である並列
デイジタル信号で、第７図ａでは一点鎖線で示さ
れている。２２３はマグニチユードコンパレータ
回路で、入力信号２２２ａの値がもう一方の入力
信号２２４ａの値より小さい場合出力信号２２３
ａを、逆に前者が後者より大きい場合出力信号２
２３ｂを出力する。第７図ｃ，ｄに両信号２２３
ａ，２２３ｂの一例を示す。一方信号２２１ａが
入力される遅延回路２２５は、第７図中“τ”で
示される時間、入力信号より遅延した信号２２５
ａを出力する。マグニチユードコンパレータ回路
２２３よりの出力信号２２３ａ，２２３ｂおよび
遅延されたパルス信号２２５ａは一対のAND回
路２２６，２２７に印加され、その出力として進
み検出信号２２ａまたは遅れ検出信号２２ｂが第
７図ｆ，ｇに示すように出力される。

第８図は第５図のデイジタル低域波回路３６
の詳細回路図であり、第９図はその各部出力信号
のタイミングチヤートの一例を示す。これは一般
にRandom Walk Fillterと呼ばれているもので、
３６３は2M進の可逆カウンタであり、入力パル
ス２２ａが入力される度に加進カウントし、入力
パルス２２ｂが入力される度に減進カウントす
る。可逆カウンタ３６３の値が2M−１に到るか、
０に到るかに応じて進み制御信号３６ａあるいは
遅れ制御信号３６ｂが出力されるとともに、それ
らの論理和をとつた制御出力信号３６２ｂが合成
される。３６２は入力データ選択回路で、選択制
御信号となる制御出力信号３６２ｂが“０”の時
は入力信号９ａを選択して出力信号３６２ａとし
て出力するが、制御出力信号３６２ｂが“１”の
時はもう一方の入力信号３６１ａを選択して出力
信号３６２ａとして出力する。前述のように制御
出力信号３６２ｂが“１”となつた場合、制御出
力信号３６２ｂは前記入力データ選択回路３６２
に中心値設定回路３６１によつて出力されている
出力信号３６１ａを選択された信号として出力す
るように制御するとともに、もう１個のOR回路
３６４を経てカウンタ読み込み命令信号３６３ａ
として2M進可逆カウンタ３６３に並列入力信号
である入力データ選択回路出力信号３６２ａの値
を読み込むように命令する。又、このカウンタ３
６３の並列出力信号は並列デイジタル波信号３
６ｃとして常時出力されている。中心値設定回路
３６１の設定値としては、“０”から“2M−１”
までの2M個の整数のうち、一番中心値に近い値
として“Ｍ”又は“Ｍ−１”が設定される。又、
入力信号９ａは第５図の記憶回路９の出力信号の
１つである並列デイジタル波初期値信号であ
る。第５図のタイミング制御回路８１よりの読み
込み命令信号８１ａが印加されれば、この信号は
カウンタ読み込み命令信号３６３ａとして2M進
可逆カウンタ３６３に並列入力信号３６２ａの値
を読み込むよう命令するが、この時入力データ選
択回路３６２の制御信号は必ず“０”となり、入
力信号として前述の並列デイジタル波初期値信
号９ａを選択するため、該信号９ａの値が2M進
可逆カウンタ３６３に読み込まれる。

このデイジタル低域波回路の動作の一例を第
９図に示す。入力信号８１ａによつてカウンタ３
６３は並列デイジタル波初期値信号９ａの値を
読み込み、並列デイジタル波出力信号３６ｃと
して出力する。進み検出信号２２ａおよび遅れ検
出信号２２ｂ（いずれもこのタイムチヤートには
示されていない）に応じて出力信号３６ｃは様々
に変化し、カウンタ３６３の出力値が“０”に到
達すると、遅れ制御信号３６ｂを発生するととも
に、制御出力信号３６２ｂとカウンタ読み込み命
令信号３６３ａにより、カウンタ３６３には中心
値設定回路３６１によつて設定された値“Ｍ”
（又は“Ｍ−１”）が読み込まれる。更に時間が経
過し、カウンタ３６３の出力値が“2M−１”に
到達すると、進み制御信号３６ａを発生するとと
もに、制御出力信号３６２ｂおよびカウンタ読み
込み命令信号３６３ａにより再び“Ｍ”（又は
“Ｍ−１”）を読み込む。このようにして進み検出
信号２２ａあるいは遅れ検出信号２２ｂに従つて
カウンタ３６３の並列デイジタル波信号出力３
６ｃは変化を続ける。なお、この信号は実際は第
７図ａに示す出力位相信号６１ａのように階段状
に変化するが、第９図ａでは細部を省略し、折れ
線で表示している。

第１０図は第５図のデイジタル位相シフト回路
６１の詳細回路を示したものである。７ａは後述
の基準クロツク発生回路出力の基準クロツク信号
である。６１１はＮ進加進カウンタであり、基準
クロツク信号７ａをカウントする。６１１ａはそ
の並列出力信号である。６１３はＮ進可逆カウン
タで、第５図のデイジタル低域波回路３６の進
み制御信号３６ａまたは遅れ制御信号３６ｂが入
力される度にそれぞれ加進または減進カウントを
行なう。又、このカウンタ６１３は第５図のタイ
ミング制御回路８１からの読み込み命令信号８１
ａに従つて第５図の記憶回路９から出力されてい
る並列デイジタル位相初期値信号９ｂの値を読み
込む機能を備えるとともに、その並列出力を並列
デイジタル位相信号６１ｃとして出力する。６１
２は一致検出回路で、Ｎ進加進カウンタ６１１の
並列出力信号６１１ａの値とＮ進可逆カウンタ６
１３の並列デイジタル位相信号６１ｃの値とが一
致した時、一致検出パルス６１２ａを出力する。
６１４はＮ進加進カウンタで、上記一致検出回路
６１２が出力する一致検出パルス６１２ａによつ
て“０”にリセツトされ、上記基準クロツク信号
７ａをカウントする。その並列出力は出力位相信
号６１ａとして出力され、又信号６１ｂは出力位
相信号６１ａの値がＮ／２を越えるまでは“１”，
Ｎ／２を越えれば“０”となるような信号で、同
期信号として用いられる。

第１１図は第８図に示したデイジタル位相シフ
ト回路の各信号の変化の一例を示すものである。
Ｎ進加進カウンタ６１１の出力６１１ａは第１１
図最上段に示す鋸歯状波形の通りＮ進カウントを
続ける。ただし、実際の波形は、正確には第７図
ａの出力位相信号６１ａの波形のように階段状の
変化を示すが、第１１図では信号６１ａも含めて
細部は省略し、直線で示すものとする。Ｎ進可逆
カウンタ６１３の出力である並列デイジタル位相
信号６１ｃは第５図のデイジタル低域波回路３
６よりの進み制御信号３６ａまたは遅れ制御信号
３６ｂが図の如く入力される度に１カウントずつ
それぞれ加進または減進カウントを行なう。信号
６１ｃと信号６１１ａの値が一致した時、一致検
出回路６１２は一致検出パルス６１２ａを出力す
る。残る１つのＮ進加進カウンタ６１４はカウン
タ６１１と同様それ自身ではＮ進加進カウントを
繰り返そうとするが、前記一致検出パルス６１２
ａが出力される度に強制的にそのカウントの値が
“０”にリセツトされる。同期信号が、入力信号
に対する所定の位相より進んでいる事に起因して
発生した進み制御信号３６ａが入力された直後の
一致検出パルスは、図中の一致検出パルス６１２
ａの２番目と４番目のパルスで示されるように、
前の一致検出パルスより基準クロツク信号周期で
数えてＮ＋１番目に検出され、それに応じて同期
信号６１ｂの“１”レベル信号は図中“Ｌ”で示
された区間、おのおの標準の長さと比べて１基準
クロツク周期だけ長くなり、それ以降の同期信号
の位相を360゜／Ｎ遅らせる働きをする。又、逆に
遅れ制御信号３６ｂが入力された場合は、第６番
目の一致検出パルスが示すように、前のパルスと
の間隔が通常より１減つたＮ−１基準クロツク信
号周期となり、“Ｓ”で示された区間、“０”の長
さが標準の長さと比べて１基準クロツク周期短く
なり、それ以降の同期信号の位相を360゜／Ｎ進め
る働きをする。進み，遅れのどちらの制御信号も
入力されない間は、一致検出パルスはＮ基準クロ
ツク周期毎に検出され、従つて同期信号出力はそ
のままの位相で標準のＮ基準クロツク周期を周期
とした変化を続ける。

第１２図は第５図のタイミング制御回路８１の
詳細回路図である。図中、８１１はＮ進カウンタ
で、基準クロツク信号７ａのＮ倍の周期の出力信
号をシステムクロツク信号８１ｄとして出力す
る。８１２はＬ進カウンタで上記システムクロツ
ク信号をカウントする。ここに“Ｌ”は１フレー
ム中のシステムクロツクパルス数である。８１２
ａは上記Ｌ進カウンタの並列出力信号である。８
１３，８１４，８１５，８１６はそれぞれ一致検
出回路で、上記並列出力信号８１２ａと後述の各
信号８１７ａ，８１８ａ，８１９ａ，８２０ａの
値が一致した時それぞれ一致検出パルス信号８１
ｅ，８１４ａ，８１５ａ，８１６ａを出力する。
８１７，８１８，８１９，８２０はガードタイム
ポジシヨン設定回路で、それぞれフレーム中のガ
ードタイム開始の位置をシステムクロツク周期で
数えてその値を設定する。そのうちのガードタイ
ムポジシヨン設定回路８１７には“０”を設定
し、それに対応した一致検出パルス信号８１ｅを
受信フレーム同期信号として出力する。８１７
ａ，８１８ａ，８１９ａ，８２０ａは、それぞれ
のガードタイムポジシヨン設定回路の出力信号
で、フレーム同期信号の位置を“０”として、シ
ステムクロツク周期で数えた時間位置を示すもの
である。上記各一致検出パルス８１ｅ，８１４
ａ，８１５ａ，８１６ａの論理和出力８２１ａは
単発パルス発生回路８２１に入力され、入力パル
スの立上り時に巾の狭い単発パルス８１ｂを書き
込み命令信号として出力する。８２２及び８２３
はそれぞれ遅延回路で、前者は書き込み命令信号
を遅延させたパルス信号８２２ａを出力し、後者
はその遅延されたパルス信号８２２ａを更に遅延
させたパルス信号を読み込み命令信号８１ａとし
て出力する。８２４は４進カウンタで、受信フレ
ーム同期信号によつて作られた信号８２４ａによ
つて“１”にリセツトされ、その他のガードタイ
ム信号によつて作られた信号８２２ａによつて加
進カウントする。その並列出力８１ｃは記憶番地
指定信号として出力される。なおこの回路は１フ
レームが４バーストで構成される場合のものであ
り、４バースト以外のバースト数で構成される場
合は、そのバースト数に応じてガードタイムポジ
シヨン設定回路、一致検出回路の数およびカウン
タ８２４の最高カウント数を増減すればよい。

次に第１２図のタイミング制御回路の動作例を
第１３図のタイムチヤートとともに説明する。８
１ｄはシステムクロツク信号であり、そのＬ周期
が１フレーム周期FPとなつている。同図ｂは受
信信号のバースト構成を示し、Ａ，Ｂ，Ｃ，Ｄの
４バーストと、おのおののバースト間のガードタ
イムＧを示している。８１ｅは受信フレーム同期
信号を示す。８２１ａは各ガードタイムポジシヨ
ンの一致検出信号の論理和をとつた信号であり、
８１ｂはそれらのパルス立上り時に作られた単発
パルスのパルス列であり、それらのパルス信号を
遅延回路８２２および８２３で遅延したパルス列
がそれぞれ８２２ａおよび８１ａで示されるパル
ス列である。

パルス列８２２ａのパルス信号のうち、受信フ
レーム同期信号によつて作られた第１および第５
番目のパルス信号は８２４ａで示され、４進カウ
ンタ８２４の出力を“１”にリセツトする。パル
ス列８２２ａのうち８２４ａで示されるパルスを
除いた第２，３および４番目のパルスは４進カウ
ンタ８２４のカウントアツプ信号として該カウン
タ８２４の出力である記憶番地指定信号８１ｃの
値を増加させる。

第１４図は第５図の記憶回路９の詳細回路図で
ある。図中９１および９２はデイジタル記憶回路
で、その記憶番地は１フレーム内のバーストの数
だけ必要である。デイジタル記憶回路９１および
９２は上記タイミング制御回路８１よりの記憶番
地指定信号８１ｃによつて指定された記憶番地の
記憶内容を並列デイジタル波初期値信号９ａお
よび並列デイジタル位相初期値信号９ｂとしてそ
れぞれ出力し、又同じくタイミング制御回路８１
よりの書き込み命令信号８１ｂが印加された時、
それぞれに入力されている並列デイジタル波信
号３６ｃおよび並列デイジタル位相信号６１ｃを
同じく信号８１ｃによつて指定された記憶番地の
新しい記憶内容として書きかえる。これらのデイ
ジタル記憶回路９１，９２の記憶内容は位相同期
している各バースト信号に関する一番最新の位相
情報であり、次に再びそのバースト信号に対して
フエーズロツクループ回路が動作しようとする
時、そのバーストが前回終つた時の最後の位相情
報を呼び出してフエーズロツクループ回路に再投
入する事により、フエーズロツクループ回路が定
常状態に到るまでの時間を著しく短縮しようとす
るものである。これらの記憶回路への書き込み、
記憶回路から前回のバーストのデータの読み出し
という動作は、すべてガードタイムの間に完了さ
せるようにする。

なお、上記実施例では、本回路を含む局がフレ
ーム周期を定める主局であり、従つて第５図のタ
イミング制御回路８１よりシステムクロツク信号
８１ｄおよび受信フレーム同期信号８１ｅが出力
される場合を示したが、主局の定めるフレーム周
期に従つて動作する従局の場合でもよく、その場
合第５図の同期信号発生回路の構成は、第１５図
に示される構成となる。第５図との相違点は、受
信フレーム信号入力端１１が新たに設けられた事
と、タイミング制御回路８１の代わりに、上記シ
ステムクロツク信号８１ｄおよび受信フレーム同
期信号８１ｅを出力しないタイミング制御回路８
２が設けられている事である。その実施例を第１
６図に示す。第１２図に示したものとの相違点は
外部のフレーム同期抽出回路より入力端子１１に
入力された受信フレーム同期信号が単発パルス発
生回路８２５に印加され、入力パルス信号の立上
り時に巾の狭いパルス信号を発生させ、Ｎ進カウ
ンタ８１１およびＬ進カウンタ８１２をそのパル
ス信号でリセツトする点だけである。

また上記実施例ではクロツク信号に対する同期
信号発生回路の場合について説明したが、バース
ト状に入力されるタイミングが判明している搬送
波再生回路や、同じくバースト状に入力されるタ
イミングが判明している雑音に埋れた信号に対す
る同期信号発生回路などであつてもよく、上記実
施例と同様の効果を奏する。

以上のように、この発明によれば、フレーム構
成に従つて順次バースト状に入力される入力信号
に対し同期信号を発生する回路において、各バー
ストに対応したデイジタル記憶回路を設け、各バ
ーストに対する位相同期回路の動作状態のうちお
のおののバーストが終つた時の状態を、次に再び
そのバーストに対する動作が始まるまでデイジタ
ル値で記憶保持するように構成したので、装置を
安価に構成できるとともに、温度変化，経年変化
等に影響されにくく、安定度が高い同期信号発生
回路が得られる効果がある。

【図面の簡単な説明】

第１図は１フレームが４バーストで構成される
時分割多元接続方式通信システムの一例を示し、
ａはその１フレーム分を示す図、ｂはそのガード
タイム近傍の拡大図、第２図はアナログ式フエー
ズロツクループ回路を用いた従来の同期信号発生
回路の回路図、第３図はデイジタルフエーズロツ
クループ回路を用いた従来の同期信号発生回路の
回路図、第４図はアナログ方式のフエーズロツク
回路を用いた従来の他の同期信号発生回路の回路
図、第５図はこの発明の一実施例による同期信号
発生回路の回路図、第６図は第５図の位相検出回
路の詳細回路図、第７図はそのタイミングチヤー
ト図、第８図は第５図のデイジタル低域波回路
の詳細回路図、第９図はそのタイミングチヤート
図、第１０図は第５図のデイジタル位相シフト回
路の詳細回路図、第１１図は第１０図のデイジタ
ル位相シフト回路の各部の信号のタイミングチヤ
ート図、第１２図は第５図のタイミング制御回路
の詳細回路図、第１３図は第１２図のタイミング
制御回路の各部の信号のタイミングチヤート図、
第１４図は第５図の記憶回路の詳細回路図、第１
５図は本発明による同期信号発生回路の他の実施
例の回路図、第１６図は第１５図のタイミング制
御回路の詳細回路図である。 １ａ…入力信号、２２…位相検出回路、３６…
デイジタル低域波回路、７…基準クロツク発生
回路、６１…デイジタル位相シフト回路、９…デ
イジタル記憶回路、８１…タイミング制御回路。
なお図中同一符号は同一又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. １ フレーム内の所定のタイミングでバースト状
   に順次入力される複数の入力信号にそれぞれ同期
   した信号を毎フレーム発生させる同期信号発生回
   路において、上記バースト状に入力される入力信
   号に対する各同期信号の位相が予め設定した所定
   の値に対し進んでいるか遅れているかに対応して
   それぞれ進み検出信号および遅れ検出信号を出力
   する位相検出回路と、この位相検出回路の検出信
   号の長周期の変動成分にのみ応答した出力信号を
   進み制御信号および遅れ制御信号として出力する
   デイジタル式低域波回路と、位相の差を測定す
   るための基準となる時間間隔を定める基準クロツ
   クを発生する基準クロツク発生回路と、上記デイ
   ジタル式低域波回路の出力信号によつて制御さ
   れ上記基準クロツクの周期に相当する位相ステツ
   プで上記同期信号のパルス立ち上りタイミングを
   位相制御するデイジタル式位相シフト回路と、上
   記デイジタル式低域波回路およびデイジタル式
   位相シフト回路の各バースト毎の位相情報を記憶
   しかつその記憶内容を次のフレームの該当バース
   トに対する動作時に上記デイジタル式低域波回
   路およびデイジタル式位相シフト回路に出力する
   デイジタル記憶回路と、フレーム周期に基づいて
   予め定められたバーストの時間構成に従つて上記
   デイジタル式低域波回路，デイジタル式位相シ
   フト回路およびデイジタル記憶回路を制御してバ
   ースト毎の位相情報を上記回路間で受け渡しさせ
   るタイミング制御回路とを備えたことを特徴とす
   る同期信号発生回路。