JPH0728277B2 - ビツト同期回路 - Google Patents
ビツト同期回路Info
- Publication number
- JPH0728277B2 JPH0728277B2 JP59038801A JP3880184A JPH0728277B2 JP H0728277 B2 JPH0728277 B2 JP H0728277B2 JP 59038801 A JP59038801 A JP 59038801A JP 3880184 A JP3880184 A JP 3880184A JP H0728277 B2 JPH0728277 B2 JP H0728277B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input
- bit synchronization
- output
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Description
【発明の詳細な説明】 ［発明の詳細に説明］ 本発明は、バースト状のディジタル入力信号からビット
同期信号を生成するビット同期回路に関する。
同期信号を生成するビット同期回路に関する。
［発明の技術的背景とその問題点］ ディジタル信号からビット同期情報を抽出し、入力ディ
ジタル信号に同期したクロックパルス（これをビット同
期信号という）を発生させるためのビット同期回路は、
従来より種々の方式のものが提案されている。第１図は
その代表的な例を示す図である。すなわち、例えば受信
変調信号を同期検波して得た入力ディジタル信号Siは、
位相比較回路１に導入される。位相比較回路１は、入力
ディジタル信号Siと後述するところのビット同期信号Sv
との位相を比較して、位相誤差信号e0を出力する。アッ
プダウンカウンタ２は上記位相誤差信号e0に従ってアッ
プカウントまたはダウンカウントし、誤差信号e0の累積
蓄積値Saを出力する。比較回路３は上記累積蓄積値Saと
基準値Srとを比較し、累積蓄積値Saが基準値Srを超える
毎に制御信号Scを出力する。可変分周カウンタ４は、外
部からのクロック信号CKを分周して前記ビット同期信号
Svを出力するとともに、上記制御信号Scに基づいてその
分周比が制御される。
ジタル信号に同期したクロックパルス（これをビット同
期信号という）を発生させるためのビット同期回路は、
従来より種々の方式のものが提案されている。第１図は
その代表的な例を示す図である。すなわち、例えば受信
変調信号を同期検波して得た入力ディジタル信号Siは、
位相比較回路１に導入される。位相比較回路１は、入力
ディジタル信号Siと後述するところのビット同期信号Sv
との位相を比較して、位相誤差信号e0を出力する。アッ
プダウンカウンタ２は上記位相誤差信号e0に従ってアッ
プカウントまたはダウンカウントし、誤差信号e0の累積
蓄積値Saを出力する。比較回路３は上記累積蓄積値Saと
基準値Srとを比較し、累積蓄積値Saが基準値Srを超える
毎に制御信号Scを出力する。可変分周カウンタ４は、外
部からのクロック信号CKを分周して前記ビット同期信号
Svを出力するとともに、上記制御信号Scに基づいてその
分周比が制御される。
このように構成された従来のビット同期回路は、入力デ
ィジタル信号Siが入力されている間は位相比較回路１か
ら位相誤差信号e0が出力されるため、アップダウンカウ
ンタ２が動作し、基準値をこえる度に可変分周比が変え
られる。これにより、ビット同期信号Svは入力ディジタ
ル信号Siに精度良く追従することが可能となる。しかし
ながら、入力ディジタル信号Siが位相比較回路１に入力
されない期間では、位相比較回路１から誤差信号e0が出
力されないため、アップダウンカウンタ２はその動作を
停止する。したがって、可変分周カウンタ４は分周比一
定の状態で動作を続ける。このため、入力ディジタル信
号Siがバースト状に到来する場合には、前のバースト信
号が到来した後、次のバースト信号が到来するまでの
間、ビット同期信号Syは前のバースト信号が到来したと
きの入力ディジタル信号Siとの位相差を減少すべく周波
数が制御されるべきにもかかわらず、その周波数が固定
されてしまうという現象を生ずる。この結果、次のバー
スト信号が入力された時点では、ビット同期信号Syの位
相と、入力ディジタル信号Siの位相とが大幅にずれてし
まうという問題があった。
ィジタル信号Siが入力されている間は位相比較回路１か
ら位相誤差信号e0が出力されるため、アップダウンカウ
ンタ２が動作し、基準値をこえる度に可変分周比が変え
られる。これにより、ビット同期信号Svは入力ディジタ
ル信号Siに精度良く追従することが可能となる。しかし
ながら、入力ディジタル信号Siが位相比較回路１に入力
されない期間では、位相比較回路１から誤差信号e0が出
力されないため、アップダウンカウンタ２はその動作を
停止する。したがって、可変分周カウンタ４は分周比一
定の状態で動作を続ける。このため、入力ディジタル信
号Siがバースト状に到来する場合には、前のバースト信
号が到来した後、次のバースト信号が到来するまでの
間、ビット同期信号Syは前のバースト信号が到来したと
きの入力ディジタル信号Siとの位相差を減少すべく周波
数が制御されるべきにもかかわらず、その周波数が固定
されてしまうという現象を生ずる。この結果、次のバー
スト信号が入力された時点では、ビット同期信号Syの位
相と、入力ディジタル信号Siの位相とが大幅にずれてし
まうという問題があった。
このように、バースト状の入力ディジタル信号を扱う場
合、入力信号が存在する期間ではこの入力信号に追従す
る様に動作し、入力信号が存在しない期間では、仮想的
に入力された場合の入力信号Siとビット同期信号Syとの
位相差が徐々に増加するといった動作を繰返す。このた
め、入力ディジタル信号Siのバースト区間がそのフレー
ム周期に比べ短くなると、入力ディジタル信号Siとビッ
ト同期信号Syとの位相同期が困難になるという欠点があ
った。またバースト区間が長い場合でも、次のバースト
区間の初期位相が大きく離れてしまうので、これを吸収
するためループの応答を早くすると、出力位相ジッタが
増大してしまうという欠点があった。
合、入力信号が存在する期間ではこの入力信号に追従す
る様に動作し、入力信号が存在しない期間では、仮想的
に入力された場合の入力信号Siとビット同期信号Syとの
位相差が徐々に増加するといった動作を繰返す。このた
め、入力ディジタル信号Siのバースト区間がそのフレー
ム周期に比べ短くなると、入力ディジタル信号Siとビッ
ト同期信号Syとの位相同期が困難になるという欠点があ
った。またバースト区間が長い場合でも、次のバースト
区間の初期位相が大きく離れてしまうので、これを吸収
するためループの応答を早くすると、出力位相ジッタが
増大してしまうという欠点があった。
［発明の目的］ 本発明は、かかる欠点に鑑みなされたもので、その目的
とするところは、バースト状の入力ディジタル信号に対
しても、極めて精度良く、常に安定に動作するビット同
期回路を提供することにある。
とするところは、バースト状の入力ディジタル信号に対
しても、極めて精度良く、常に安定に動作するビット同
期回路を提供することにある。
［発明の概要］ 本発明は、位相比較回路から湿力される誤差信号に基づ
いてディジタル入力信号とビット同期信号との差周波情
報を生成するとともに、この差周波情報をループフィル
タ内の記憶手段にて記憶保持し、この保持された差周波
情報と誤差信号との合成信号を累積蓄積した信号を用い
て、ビット同期信号を得るための可変分周回路の分周比
を可変制御するようにしたことを特徴としている。
いてディジタル入力信号とビット同期信号との差周波情
報を生成するとともに、この差周波情報をループフィル
タ内の記憶手段にて記憶保持し、この保持された差周波
情報と誤差信号との合成信号を累積蓄積した信号を用い
て、ビット同期信号を得るための可変分周回路の分周比
を可変制御するようにしたことを特徴としている。
［発明の効果］ 本発明によれば、ディジタル入力信号の入力されていな
い期間でも、ループフィルタ内部に記憶された差周波情
報を含んだ信号に基づいて可変分周回路の分周比が制御
されるので、入力信号が長い期間入力されない場合で
も、常に前のバースト信号に基づいたビット同期制御が
行われる。すなわち、ディジタル入力信号が入力されな
い期間中でも、記憶保持されている差周波情報が累積蓄
積され、この累積蓄積値が所定レベルを越える毎に出力
される制御信号に基づいて可変分周手段の分周比が制御
されることにより、可変分周手段の出力であるビット同
期信号の周波数はディジタル入力信号に位相同期する方
向に制御される。従って、次のバースト信号入力初期に
おいても、入力ディジタル信号とビット同期信号との位
相差が大きくならず、極めて精度良い初期位相で安定に
動作を継続する事が出来る。またループのパラメータ
（ループフィルタの係数）を適切な値に設定する事によ
り、入力ディジタル信号が連続して入力された場合の精
度と同様な、極めて位相ジッタの少ない高精度のビット
同期回路を提供することができる。
い期間でも、ループフィルタ内部に記憶された差周波情
報を含んだ信号に基づいて可変分周回路の分周比が制御
されるので、入力信号が長い期間入力されない場合で
も、常に前のバースト信号に基づいたビット同期制御が
行われる。すなわち、ディジタル入力信号が入力されな
い期間中でも、記憶保持されている差周波情報が累積蓄
積され、この累積蓄積値が所定レベルを越える毎に出力
される制御信号に基づいて可変分周手段の分周比が制御
されることにより、可変分周手段の出力であるビット同
期信号の周波数はディジタル入力信号に位相同期する方
向に制御される。従って、次のバースト信号入力初期に
おいても、入力ディジタル信号とビット同期信号との位
相差が大きくならず、極めて精度良い初期位相で安定に
動作を継続する事が出来る。またループのパラメータ
（ループフィルタの係数）を適切な値に設定する事によ
り、入力ディジタル信号が連続して入力された場合の精
度と同様な、極めて位相ジッタの少ない高精度のビット
同期回路を提供することができる。
［発明の実施例］ 以下、第２図を参照して本発明の一実施例に係るビット
同期回路について説明する。
同期回路について説明する。
このビット同期回路は、位相比較回路11、ループフィル
タ12、蓄積回路13および可変分周カウンタ14を帰還ルー
プを形成する如く接続して構成されている。
タ12、蓄積回路13および可変分周カウンタ14を帰還ルー
プを形成する如く接続して構成されている。
位相比較回路11は、図示しない同期検波回路で復調され
た入力ディジタル信号Siと、後述するところのビット同
期信号Syとを入力とし、両信号の位相を比較してその位
相差に対応した誤差信号e0を出力する。この誤差信号e0
はループフィルタ12に入力される。
た入力ディジタル信号Siと、後述するところのビット同
期信号Syとを入力とし、両信号の位相を比較してその位
相差に対応した誤差信号e0を出力する。この誤差信号e0
はループフィルタ12に入力される。
ループフィルタ12は係数回路21、合成回路22およびメモ
リ23からなる差周波情報記憶回路24を有している。メモ
リ23の記憶内容は、入力ディジタル信号Siの有無に拘わ
らず、所定時間間隔で合成回路を介して繰返し自身に入
力されることにより、逐次更新される。差周波情報記憶
回路24からの差周波情報は、合成回路25の一方の入力端
に入力される。合成回路25の他方の入力端には、前記誤
差信号e0が係数回路26を介して入力されている。したが
って、この合成回路25の出力端には誤差信号e0を平滑化
した信号e1が出力される。
リ23からなる差周波情報記憶回路24を有している。メモ
リ23の記憶内容は、入力ディジタル信号Siの有無に拘わ
らず、所定時間間隔で合成回路を介して繰返し自身に入
力されることにより、逐次更新される。差周波情報記憶
回路24からの差周波情報は、合成回路25の一方の入力端
に入力される。合成回路25の他方の入力端には、前記誤
差信号e0が係数回路26を介して入力されている。したが
って、この合成回路25の出力端には誤差信号e0を平滑化
した信号e1が出力される。
蓄積回路13は、合成回路27と累積加算メモリ28とで構成
されている。合成回路27は、ループフィルタ12の出力信
号e1と累積加算メモリ28からの累積情報とを合成し、累
積蓄積値を出力する。この累積蓄積値は累積加算メモリ
28に再び格納される。累積加算メモリ28は、累積蓄積値
が所定の値を越えたとき、制御信号Scを出力するととも
に、その累積蓄積値の内容をクリアする。
されている。合成回路27は、ループフィルタ12の出力信
号e1と累積加算メモリ28からの累積情報とを合成し、累
積蓄積値を出力する。この累積蓄積値は累積加算メモリ
28に再び格納される。累積加算メモリ28は、累積蓄積値
が所定の値を越えたとき、制御信号Scを出力するととも
に、その累積蓄積値の内容をクリアする。
可変分周カウンタ14は、図示しない外部発振器からのク
ロック信号Ckを分周してビット同期信号Syを出力する。
この時の分周比は、上記蓄積回路13から出力される制御
信号Scによって切換えられる。これによって、可変分周
カウンタ14から出力されるビット同期信号Syは入力ディ
ジタル信号Siに位相同期される。
ロック信号Ckを分周してビット同期信号Syを出力する。
この時の分周比は、上記蓄積回路13から出力される制御
信号Scによって切換えられる。これによって、可変分周
カウンタ14から出力されるビット同期信号Syは入力ディ
ジタル信号Siに位相同期される。
このように構成された本実施例に係るビット同期回路に
おいて、ディジタル入力信号Siが入力されない時、位相
比較回路11からの誤差信号e0は無くなり、係数回路21,2
6を通過する信号も無くなる。しかしながら、メモリ23
に記憶された差周波情報は合成回路22を介して再びメモ
リ23に格納されるとともに合成回路25を介して出力さ
れ、累積加算メモリ28で累積加算され蓄積される。この
ため、累積加算メモリ28内に累積蓄積値は、ディジタル
入力信号が入力されない時でも増加もしくは減少する。
つまり、ディジタル入力信号が入力されていないときの
累積蓄積値は、ディジタル入力信号が入力されていたと
き増加していれば、その入力信号が入力され続けている
のと同様に増加を続け、ディジタル入力信号が入力され
ていたとき減少していれば、その入力信号が入力され続
けているのと同様に減少を続ける。そして、上記メモリ
28は、記憶値が所定の値を超えた時制御信号を出力し、
同時に記憶内容をクリアする。このため、可変分周カウ
ンタ14の分周比は常に入力ディジタル信号Siが到来して
いると同様に制御される。
おいて、ディジタル入力信号Siが入力されない時、位相
比較回路11からの誤差信号e0は無くなり、係数回路21,2
6を通過する信号も無くなる。しかしながら、メモリ23
に記憶された差周波情報は合成回路22を介して再びメモ
リ23に格納されるとともに合成回路25を介して出力さ
れ、累積加算メモリ28で累積加算され蓄積される。この
ため、累積加算メモリ28内に累積蓄積値は、ディジタル
入力信号が入力されない時でも増加もしくは減少する。
つまり、ディジタル入力信号が入力されていないときの
累積蓄積値は、ディジタル入力信号が入力されていたと
き増加していれば、その入力信号が入力され続けている
のと同様に増加を続け、ディジタル入力信号が入力され
ていたとき減少していれば、その入力信号が入力され続
けているのと同様に減少を続ける。そして、上記メモリ
28は、記憶値が所定の値を超えた時制御信号を出力し、
同時に記憶内容をクリアする。このため、可変分周カウ
ンタ14の分周比は常に入力ディジタル信号Siが到来して
いると同様に制御される。
従って、可変分周器14の出力であるビット同期信号Sy
は、ディジタル入力信号が入力されない期間中も、ディ
ジタル入力信号に位相同期する方向に制御される結果、
次のディジタル入力信号の入力初期でもディジタル入力
信号との位相差が過大になることはなく、常に入力ディ
ジタル信号に位相同期することができる。
は、ディジタル入力信号が入力されない期間中も、ディ
ジタル入力信号に位相同期する方向に制御される結果、
次のディジタル入力信号の入力初期でもディジタル入力
信号との位相差が過大になることはなく、常に入力ディ
ジタル信号に位相同期することができる。
このように、本発明によればバースト状のディジタル信
号が入力されても、常に安定かつ高精度なビット同期信
号を得ることができる。
号が入力されても、常に安定かつ高精度なビット同期信
号を得ることができる。
なお、本発明は例えば衛星通信における時分割多元接続
通信方式や移動通信でフェージングにより入力信号があ
る期間大きく落ち込む場合等、入力信号がバースト状に
入力される全ての場合に適用可能である。
通信方式や移動通信でフェージングにより入力信号があ
る期間大きく落ち込む場合等、入力信号がバースト状に
入力される全ての場合に適用可能である。
また、上記実施例では入力信号が入力されない時、位相
比較回路11から誤差信号e0が出力されない場合について
説明したが、位相比較回路の構成によっては、ある一定
値が出力される場合がある。しかしながらこの様な場合
でも、メモリ23の内容を破壊しない様例えば位相比較回
路とループフィルタとの間にゲート等を設け、正しくな
い位相誤差信号を外部で生成した制御信号で遮断するよ
うに構成すれば良い。この構成は入力信号が入力されず
雑音のみが入力される様な場合にも、効果的である。こ
の様に、本発明はその要旨を逸脱しない範囲において種
々変形可能である。
比較回路11から誤差信号e0が出力されない場合について
説明したが、位相比較回路の構成によっては、ある一定
値が出力される場合がある。しかしながらこの様な場合
でも、メモリ23の内容を破壊しない様例えば位相比較回
路とループフィルタとの間にゲート等を設け、正しくな
い位相誤差信号を外部で生成した制御信号で遮断するよ
うに構成すれば良い。この構成は入力信号が入力されず
雑音のみが入力される様な場合にも、効果的である。こ
の様に、本発明はその要旨を逸脱しない範囲において種
々変形可能である。
また、多相PSK方式のように、復調出力として複数のデ
ィジタル入力信号が得られる場合は、複数のディジタル
入力信号に対して例えば複数の位相比較回路を設け、そ
の後これらの位相比較回路の出力を合成する事により、
より精度の高い位相誤差信号を得る事が出来るのは勿論
である。更にループ・フィルタの構成も上記に示した例
以外に種々変形可能である事は明らかである。
ィジタル入力信号が得られる場合は、複数のディジタル
入力信号に対して例えば複数の位相比較回路を設け、そ
の後これらの位相比較回路の出力を合成する事により、
より精度の高い位相誤差信号を得る事が出来るのは勿論
である。更にループ・フィルタの構成も上記に示した例
以外に種々変形可能である事は明らかである。
第１図は従来のビット同期回路を示すブロック図、第２
図は本発明の一実施例に係るビット同期回路を示すブロ
ック図である。 1,11……位相比較回路、２……アップダウンカウンタ、
３……比較回路、4,14……可変分周カウンタ、12……ル
ープフィルタ、13……蓄積回路。
図は本発明の一実施例に係るビット同期回路を示すブロ
ック図である。 1,11……位相比較回路、２……アップダウンカウンタ、
３……比較回路、4,14……可変分周カウンタ、12……ル
ープフィルタ、13……蓄積回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 工藤 恭一 神奈川県川崎市幸区小向東芝町１番地 東 京芝浦電気株式会社総合研究所内 (56)参考文献 特開 昭56−36249（ＪＰ，Ａ) 特開 昭52−113146（ＪＰ，Ａ)
Claims (1)
- 【請求項１】バースト状のディジタル入力信号とこの入
力信号に位相同期するビット同期信号との位相を比較し
てその位相差に対応した誤差信号を出力する位相比較手
段と、この位相比較手段から出力される誤差信号から前
記ディジタル入力信号と前記ビット同期信号との差周波
情報を生成して記憶保持する記憶手段と、 この記憶手段に記憶保持された差周波情報と前記誤差信
号との合成信号を出力する合成手段と、 この合成手段から出力される前記合成信号を常時累積蓄
積し、この累積蓄積値が所定レベルを超える毎にこの累
積蓄積値をクリアするとともに制御信号を出力する累積
蓄積手段と、 この累積蓄積手段から出力される制御信号に基づいて外
部からのクロック信号に対する分周比が制御されること
により分周出力として前記ビット同期信号を発生する可
変分周手段とを具備したことを特徴とするビット同期回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038801A JPH0728277B2 (ja) | 1984-03-02 | 1984-03-02 | ビツト同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038801A JPH0728277B2 (ja) | 1984-03-02 | 1984-03-02 | ビツト同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60183841A JPS60183841A (ja) | 1985-09-19 |
| JPH0728277B2 true JPH0728277B2 (ja) | 1995-03-29 |
Family
ID=12535394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59038801A Expired - Lifetime JPH0728277B2 (ja) | 1984-03-02 | 1984-03-02 | ビツト同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728277B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2613256B2 (ja) * | 1988-05-25 | 1997-05-21 | 株式会社日立製作所 | ディジタル復調装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52113146A (en) * | 1976-03-18 | 1977-09-22 | Matsushita Tsushin Kogyo Kk | Synchronous system |
| JPS594900B2 (ja) * | 1979-09-03 | 1984-02-01 | 日本電気株式会社 | クロック再生回路 |
-
1984
- 1984-03-02 JP JP59038801A patent/JPH0728277B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60183841A (ja) | 1985-09-19 |
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