JPS60183841A - ビツト同期回路 - Google Patents
ビツト同期回路Info
- Publication number
- JPS60183841A JPS60183841A JP59038801A JP3880184A JPS60183841A JP S60183841 A JPS60183841 A JP S60183841A JP 59038801 A JP59038801 A JP 59038801A JP 3880184 A JP3880184 A JP 3880184A JP S60183841 A JPS60183841 A JP S60183841A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- input
- memory
- phase
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の詳細な説明］
本発明は、バースト状のディジタル入力信号からビット
同期信号を生成するピッ１ル同期回路に関する。
同期信号を生成するピッ１ル同期回路に関する。
［発明の技術的背景とその問題点］
ディジタル信号からビット同期情報を抽出し、入力ディ
ジタル信号に同期したクロックパルス（これをビット同
期信号という）を発生させるためのビット同期回路は、
従来より種々の方式のものが提案されている。第１図は
その代表的な例を示す図である。すなわち、例えば受信
変調信号を同期検波して得た入力ディジタル信号Ｓｉは
、位相比較回路１に導入される。位相比較回路１は、入
力ディジタル信号３ｉと後述するところのピッ１−同期
信号Ｓｙどの位相を比較して、位相誤差信＠ｅｏを出力
する。アップダウンカウンタ２は上記位相の誤差信号ｅ
ｏに従ってアップカウントまたはダウンカウントし、誤
差信号ｅｏの累積Ｗ ｆ？ｉ１直Ｓａを出ノ〕する。比
較回路３は上記累積蓄積値Ｓａと基準１１１ Ｓ ｒと
を比較し、累積蓄積１ａ Ｓ ａが基準値３ｒを超える
毎に制御信号ＳＣを出力する。
ジタル信号に同期したクロックパルス（これをビット同
期信号という）を発生させるためのビット同期回路は、
従来より種々の方式のものが提案されている。第１図は
その代表的な例を示す図である。すなわち、例えば受信
変調信号を同期検波して得た入力ディジタル信号Ｓｉは
、位相比較回路１に導入される。位相比較回路１は、入
力ディジタル信号３ｉと後述するところのピッ１−同期
信号Ｓｙどの位相を比較して、位相誤差信＠ｅｏを出力
する。アップダウンカウンタ２は上記位相の誤差信号ｅ
ｏに従ってアップカウントまたはダウンカウントし、誤
差信号ｅｏの累積Ｗ ｆ？ｉ１直Ｓａを出ノ〕する。比
較回路３は上記累積蓄積値Ｓａと基準１１１ Ｓ ｒと
を比較し、累積蓄積１ａ Ｓ ａが基準値３ｒを超える
毎に制御信号ＳＣを出力する。
可変分周カウ′ンタ４は、外部からのクロック信号ＣＫ
を分周して前記ビット同期信号Ｓｙを出力するどともに
、上記制御信号３ｃに基づいてその分周比が制御される
。
を分周して前記ビット同期信号Ｓｙを出力するどともに
、上記制御信号３ｃに基づいてその分周比が制御される
。
このように偶成された従来のピッ１ル同期回路は、入力
ディジタル信号３ｉが入力されている間は位相比較回路
１から位相誤差信＠ｅｏが出力されるため、アップダウ
ンカウンタ２が動作し、曇準値をこえる度に可変分周比
が変えられる。これにより、ビット同期信号号Ｓｙは入
力ディジタル信号３ｉに精度良く追従することが可能と
なる。しかしながら、入力ディジタル信号３ｉが位相比
較回路１に入力されない期間では、位相比較回路１から
誤差信号ｅｏが出力されないため、アップダウンカウン
タ２はその動作を停止する。したがって、可変分周カウ
ンタ４は分周比一定の状態で動作を続ける。このため、
入力ディジタル信号３ｉがバースト状に到来する場合に
は、前のバースを一信号が到来した後、次のバースト信
号が到来するまでの間、ピッＩ・同期信号Ｓｙの周波数
が固定されてしまうという現象を生ずる。この結果、次
のバースト信号が入力された時点では、ピッｌ−同期信
号はＳｙの位相と、入力ディジタル信号Ｓ１の位相とが
大幅にずれてしまうという問題があった。
ディジタル信号３ｉが入力されている間は位相比較回路
１から位相誤差信＠ｅｏが出力されるため、アップダウ
ンカウンタ２が動作し、曇準値をこえる度に可変分周比
が変えられる。これにより、ビット同期信号号Ｓｙは入
力ディジタル信号３ｉに精度良く追従することが可能と
なる。しかしながら、入力ディジタル信号３ｉが位相比
較回路１に入力されない期間では、位相比較回路１から
誤差信号ｅｏが出力されないため、アップダウンカウン
タ２はその動作を停止する。したがって、可変分周カウ
ンタ４は分周比一定の状態で動作を続ける。このため、
入力ディジタル信号３ｉがバースト状に到来する場合に
は、前のバースを一信号が到来した後、次のバースト信
号が到来するまでの間、ピッＩ・同期信号Ｓｙの周波数
が固定されてしまうという現象を生ずる。この結果、次
のバースト信号が入力された時点では、ピッｌ−同期信
号はＳｙの位相と、入力ディジタル信号Ｓ１の位相とが
大幅にずれてしまうという問題があった。
このように、バースト状の入力ディジタル信号を扱う場
合、入力信号が存在する期間ではこの入力信号に追従す
る様に動作し、入力信号が存在しない期間では、仮想的
に入力された場合の入力信号Ｓｉとビット同期信号Ｓｙ
どの位相差が徐々に増加するといった動作を繰返す。こ
のため、入力ディジタル信号３ｉのバースト区間がその
フレーム周期に比べ短くなると、入力ディジタル信号３
ｉとピッ１−同期信号Ｓｙどの位相同期が困難になると
いう欠点があった。またパースト区間が長い場合でも、
次のバースト区間の初期位相が大きく離れてしまうので
、これを吸収するためループの応答を早くすると、出力
位相ジッタが増大してしまうという欠点かあった。
合、入力信号が存在する期間ではこの入力信号に追従す
る様に動作し、入力信号が存在しない期間では、仮想的
に入力された場合の入力信号Ｓｉとビット同期信号Ｓｙ
どの位相差が徐々に増加するといった動作を繰返す。こ
のため、入力ディジタル信号３ｉのバースト区間がその
フレーム周期に比べ短くなると、入力ディジタル信号３
ｉとピッ１−同期信号Ｓｙどの位相同期が困難になると
いう欠点があった。またパースト区間が長い場合でも、
次のバースト区間の初期位相が大きく離れてしまうので
、これを吸収するためループの応答を早くすると、出力
位相ジッタが増大してしまうという欠点かあった。
［発明の目的］
本発明は、かかる欠点に鑑みなされたもので、その目的
とするところは、バースト状の入力ディジタル信号に対
しても、極めて精度良く、常に安定に動作づ−るビット
同期回路を提供することにある。
とするところは、バースト状の入力ディジタル信号に対
しても、極めて精度良く、常に安定に動作づ−るビット
同期回路を提供することにある。
［発明の概要］
本発明は、位相比較回路から出ノ〕される誤差信号に基
づいてディジタル入力信号とビット同期信号との差周波
情報を生成するとともに、この差周波情報をループフィ
ルタ内の記憶手段にて記憶保持し、この保持された差周
波情報と誤差信号どの合成信号を累積蓄積した信号を用
いて、ピッＩ・同期信号を（りるための可変分周回路の
分周比を可変制御するようにしたことを特徴としている
。
づいてディジタル入力信号とビット同期信号との差周波
情報を生成するとともに、この差周波情報をループフィ
ルタ内の記憶手段にて記憶保持し、この保持された差周
波情報と誤差信号どの合成信号を累積蓄積した信号を用
いて、ピッＩ・同期信号を（りるための可変分周回路の
分周比を可変制御するようにしたことを特徴としている
。
［発明の効果］
本発明によれば、ディジタル入力信号の入力されていな
い期間でも、ループフィルタ内部に記憶された差周波情
報を含んだ信号に基づいて可変分周回路の分周比が制御
されるので、入力信号が長い期間入力されない場合でも
、常に前のパースト信号に基づいたピッｉ・同期制御が
行われる。従って、次のバースト信号入力初期において
も、入力ディジタルｆ言号とビット周期信号との位相差
が大きくならず、極めて精度良い初期位相で安定に動作
を継続する事が出来る。またループのパラメータ（ルー
プフィルタの係数）を適切な値に設定する事により、入
力ディジタル信号が連続して入力された場合の精度と同
様な、極めて位相ジッタの少ない高精度のピッ１−同期
回路を提供することができる。
い期間でも、ループフィルタ内部に記憶された差周波情
報を含んだ信号に基づいて可変分周回路の分周比が制御
されるので、入力信号が長い期間入力されない場合でも
、常に前のパースト信号に基づいたピッｉ・同期制御が
行われる。従って、次のバースト信号入力初期において
も、入力ディジタルｆ言号とビット周期信号との位相差
が大きくならず、極めて精度良い初期位相で安定に動作
を継続する事が出来る。またループのパラメータ（ルー
プフィルタの係数）を適切な値に設定する事により、入
力ディジタル信号が連続して入力された場合の精度と同
様な、極めて位相ジッタの少ない高精度のピッ１−同期
回路を提供することができる。
［発明の実施例］
以下、第２図を参照して本発明の一実施例に係るビット
同期回路について説明する。
同期回路について説明する。
このビット同期回路は、位相比較回路１１、ループフィ
ルタ１２、蓄積回路１３および可変分周カウンタ１４を
帰還ループを形成する如く接続して構成されている。
ルタ１２、蓄積回路１３および可変分周カウンタ１４を
帰還ループを形成する如く接続して構成されている。
位相比較回路１１は、図示しない同期検波回路で復調さ
れた入力ディジタル信号Ｓ１と、後１ｆｆｌするどころ
のビット同期信ＭＳｙとを入力とし、両１ｇ号の位相を
比較してその位相差に対応した誤差信号ｅｏを出力する
。この誤差信号ｅｏはループフィルタ１２に入力される
。
れた入力ディジタル信号Ｓ１と、後１ｆｆｌするどころ
のビット同期信ＭＳｙとを入力とし、両１ｇ号の位相を
比較してその位相差に対応した誤差信号ｅｏを出力する
。この誤差信号ｅｏはループフィルタ１２に入力される
。
ループフィルタ１２は係数回路２１、合成回路２２およ
びメモリ２３からなる差周波情報記憶回路２４を有して
いる。メモリ２３の記憶内容は、人力ディジタル信？３
Ｓ ｉの有無に拘わらず、所定時間間隔で合成回路を
介して繰返し自身に入力さｔＬることにより、逐次更新
される。差周波情報記憶回路２４からの差周波情報は、
合成回路２５の一方の入ノｊ端に入力される。合成回路
２５の他方の入力端には、前記誤差信号ｅＯか係数回路
２６を介して入力されている。したがって、この合成回
路２５の出力幅；には誤差信号ｅｏを平滑化した信号ｅ
１が出力される。
びメモリ２３からなる差周波情報記憶回路２４を有して
いる。メモリ２３の記憶内容は、人力ディジタル信？３
Ｓ ｉの有無に拘わらず、所定時間間隔で合成回路を
介して繰返し自身に入力さｔＬることにより、逐次更新
される。差周波情報記憶回路２４からの差周波情報は、
合成回路２５の一方の入ノｊ端に入力される。合成回路
２５の他方の入力端には、前記誤差信号ｅＯか係数回路
２６を介して入力されている。したがって、この合成回
路２５の出力幅；には誤差信号ｅｏを平滑化した信号ｅ
１が出力される。
蓄積回路１３は、合成回路２７と累積加算メモリ２８と
で構成されている。合成回路２７は、ループフィルタ１
２の出力信号ｅ１と累積加算メモリ２８からの累積情報
とを合成し、累積蓄積値を出力する。この累積蓄積値は
累積加詐メモリ２８に再び格納される。累積加算メモリ
２８は、累積蓄積値が所定の１直を超えたとき、制御信
号ＳＣを出力するとともに、その累積蓄積値の内容をク
リアする。
で構成されている。合成回路２７は、ループフィルタ１
２の出力信号ｅ１と累積加算メモリ２８からの累積情報
とを合成し、累積蓄積値を出力する。この累積蓄積値は
累積加詐メモリ２８に再び格納される。累積加算メモリ
２８は、累積蓄積値が所定の１直を超えたとき、制御信
号ＳＣを出力するとともに、その累積蓄積値の内容をク
リアする。
可変分周カウンタ１４は、図示しない外部発振器からの
クロック信号Ｃｋを分周してピッｌ−同期信号Ｓｙを出
力する。この時の分周比は、上記蓄積回路１３から出力
される制御信号、ＳＬｃによって切換えられる。これに
よって、可変分周カウンタ１４から出力されるピッ１ル
同期信ＭＳＶは入力ディジタル信号Ｓｉに位相同期され
る。
クロック信号Ｃｋを分周してピッｌ−同期信号Ｓｙを出
力する。この時の分周比は、上記蓄積回路１３から出力
される制御信号、ＳＬｃによって切換えられる。これに
よって、可変分周カウンタ１４から出力されるピッ１ル
同期信ＭＳＶは入力ディジタル信号Ｓｉに位相同期され
る。
このように構成された本実施例に係るピッ］・同期回路
において、ディジタル入力信号Ｓ１が入力されない時、
位相比較回路１１からの誤差信号ｅＯは無くなり、係数
回路２１．２６を通過する信号も無くなる。しかしなが
ら、メモリ２３に記憶された差周波情報は合成回路２２
を介して再びメモリ２３に格納されるとともに合成回路
２５を介して出力され、累積加算メモリ２８で累積加算
され蓄積される。このため、累積加算メモリ２８内の累
（＾蓄積値は、ディジタル入力信号が入力されない時で
も増加もしくは減少する。そして、上記メモリ２８は、
記憶値が所定の値を超えた時制御信号を出力し、同時に
記憶内容をクリアする。
において、ディジタル入力信号Ｓ１が入力されない時、
位相比較回路１１からの誤差信号ｅＯは無くなり、係数
回路２１．２６を通過する信号も無くなる。しかしなが
ら、メモリ２３に記憶された差周波情報は合成回路２２
を介して再びメモリ２３に格納されるとともに合成回路
２５を介して出力され、累積加算メモリ２８で累積加算
され蓄積される。このため、累積加算メモリ２８内の累
（＾蓄積値は、ディジタル入力信号が入力されない時で
も増加もしくは減少する。そして、上記メモリ２８は、
記憶値が所定の値を超えた時制御信号を出力し、同時に
記憶内容をクリアする。
このため、可変分周カウンタ１４の分周比は常に入）ｊ
ディジタル信号８１が到来していると同様に制御される
。
ディジタル信号８１が到来していると同様に制御される
。
このように、本発明によればバースト状のディジタル信
号が入力されても、常に安定かつ高精度なピッ］−同期
信号を得ることができる。
号が入力されても、常に安定かつ高精度なピッ］−同期
信号を得ることができる。
なお、本発明は例えば衛星通信における時分割多元接続
通信方式や移動通信でフェージングにより入力信号があ
る期間大きく落ち込む場合等、入力信号がバースト状に
入力される全ての場合に適用可能である。
通信方式や移動通信でフェージングにより入力信号があ
る期間大きく落ち込む場合等、入力信号がバースト状に
入力される全ての場合に適用可能である。
また、上記実施例では入力信号が入力されない時、位相
比較回路１１から誤差信号Ｅ’ｏが出力されない場合に
ついて説明したが、位相比較回路の構成によっては、あ
る一定値が出力される場合がある。しかしながらこの様
な場合でも、メモリ２３の内容を破壊しない様例えば位
相比較回路どループフィルタとの間にゲート等を設け、
正しくない位相誤差信号を外部で生成した制御信号で遮
断するように構成すれば良い。この構成は入力信号が入
力されず雑音のみが入力される様な場合にも、効果的で
ある。この様に、本発明はその要旨を逸脱しない範囲に
おいて種々変形可能である。
比較回路１１から誤差信号Ｅ’ｏが出力されない場合に
ついて説明したが、位相比較回路の構成によっては、あ
る一定値が出力される場合がある。しかしながらこの様
な場合でも、メモリ２３の内容を破壊しない様例えば位
相比較回路どループフィルタとの間にゲート等を設け、
正しくない位相誤差信号を外部で生成した制御信号で遮
断するように構成すれば良い。この構成は入力信号が入
力されず雑音のみが入力される様な場合にも、効果的で
ある。この様に、本発明はその要旨を逸脱しない範囲に
おいて種々変形可能である。
また、多相ＰＳＫ方式のように、復調出力として複数の
ディジタル入力信号が得られる場合は、複数のディジタ
ル入力信号に対して例えば７Ｎ２の位相比較回路を設け
、ぞの後これらの位相比較回路の出力を合成する事によ
り、より精度の高い位相誤差信号を得る事が出来るのは
勿論である。更にループ・フィルタの構成も上記に示し
た例以外に種々変形可能である事は明らかである。
ディジタル入力信号が得られる場合は、複数のディジタ
ル入力信号に対して例えば７Ｎ２の位相比較回路を設け
、ぞの後これらの位相比較回路の出力を合成する事によ
り、より精度の高い位相誤差信号を得る事が出来るのは
勿論である。更にループ・フィルタの構成も上記に示し
た例以外に種々変形可能である事は明らかである。
第１図は従来のビット同期回路を示すブロック図、第２
図は本発明の一実施例に係るビット同期回路を示ずブロ
ック図である。 １．１１・・・位相比較回路、２・・・アップダウンカ
ウンタ、３・・・比較回路、４，１４・・・可変分周カ
ウンタ、１２・・・ループフィルタ、１３・・・蓄積回
路。 出願人代理人 弁理士 鈴江武彦 第１図 第２図
図は本発明の一実施例に係るビット同期回路を示ずブロ
ック図である。 １．１１・・・位相比較回路、２・・・アップダウンカ
ウンタ、３・・・比較回路、４，１４・・・可変分周カ
ウンタ、１２・・・ループフィルタ、１３・・・蓄積回
路。 出願人代理人 弁理士 鈴江武彦 第１図 第２図
Claims (1)
- バース］・状のディジタル入力信号どこの入力信号に同
期するビット同期信号どの位相を比較してその位相差に
対応した誤差信号を１ｑる位相比較回路と、この位（口
比較回路から出力される誤差信号に暴ついて生成された
前記ディジタル入力信号と前記ヒラ１−同期信号との差
周波情報を記憶保持する記憶手段を何しこの記憶手段か
らの外周波情報どｎＪ記誤η信号どを合成して出力覆る
ループフィルタと、このループフィルタから出力される
１８号を累（＾蓄積しこの累ｆｉＩ蓄（＾値が所定しｌ
＼ルを超える毎にこの累積蓄積）直をクリアするととも
に制御信号を出力する蓄積回路と、この蓄積回路からの
上記制御信号に基づいて外部力口ろのクロック信号入力
に対する分局比が制罪されることにより分周出力どして
前記ビット同期信号を発生する可変分周回路とを具漏し
たことを特徴とするピッ１−同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038801A JPH0728277B2 (ja) | 1984-03-02 | 1984-03-02 | ビツト同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038801A JPH0728277B2 (ja) | 1984-03-02 | 1984-03-02 | ビツト同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60183841A true JPS60183841A (ja) | 1985-09-19 |
| JPH0728277B2 JPH0728277B2 (ja) | 1995-03-29 |
Family
ID=12535394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59038801A Expired - Lifetime JPH0728277B2 (ja) | 1984-03-02 | 1984-03-02 | ビツト同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728277B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5073904A (en) * | 1988-05-25 | 1991-12-17 | Hitachi, Ltd. | Digital signal processing type demodulation method and demodulation circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52113146A (en) * | 1976-03-18 | 1977-09-22 | Matsushita Tsushin Kogyo Kk | Synchronous system |
| JPS5636249A (en) * | 1979-09-03 | 1981-04-09 | Nec Corp | Clock reproducing circuit |
-
1984
- 1984-03-02 JP JP59038801A patent/JPH0728277B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52113146A (en) * | 1976-03-18 | 1977-09-22 | Matsushita Tsushin Kogyo Kk | Synchronous system |
| JPS5636249A (en) * | 1979-09-03 | 1981-04-09 | Nec Corp | Clock reproducing circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5073904A (en) * | 1988-05-25 | 1991-12-17 | Hitachi, Ltd. | Digital signal processing type demodulation method and demodulation circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0728277B2 (ja) | 1995-03-29 |
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