JPS60172855A

JPS60172855A - 多位相同期回路

Info

Publication number: JPS60172855A
Application number: JP1711484A
Authority: JP
Inventors: Yasuyuki Okumura; 奥村　康行; Kazuhiro Hayashi; 一博林
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1984-02-03
Filing date: 1984-02-03
Publication date: 1985-09-06
Also published as: JPH0344467B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（技術分野）本発明は複数の信号チャネルが互いに位相差をもって時
分割多重される信号伝送系において、異なる位相の受信
データに対して伝送装置がそれぞれの受信データに位相
同期をとって受信できるようにするだめの多位相同期回
路に関するものである。

複５数の信号チャネルが互いに位相差をもって時分割多
重される信号伝送系において、サンプリングクロックを
抽出する場合、従来の位相同期回路を用いるとマーク率
の高い信号チャネルに位相の一致したクロックが得られ
る。従って、他の信号チャネルにおける識別時間余裕が
減少するという欠点があった。本発明は識別時間余裕の
確保を目的として各信号チャネルに対応して位相同期回
路を設は各回路の出力を合成してす°ンプリングクロツ
クとするものである。

（背景技術）複数の信号チャネルが互いに位相。差をもって時分割多
重される信号伝送系としては例えばディジタル総合サー
ビス網（以下ｌ５Ｉ）Ｎと略す）等において、宅内接続
系として採用が検討されているものがある。１．ＳＤＮ
における宅内接続系としては種々の方式が考えられてい
るが、使用線数、拡張の容易さおよび・・−ドウエア量
等の点から伝送主装置として加入者終端装置（以下ＤＳ
Ｕと略す）と従伝送装置として端末とをバス形式に接続
する伝送形態が最も有望視されている。

第１図はバス形式による宅内接続系を概念的に説明した
ものである。同図において、１はＤＳＵ。

２−１・　２−Ｎはｎ個の端末、３はＴ線、４はＲ線、
５は終端回路を示し複数の端末がバス形式に接続される
ことが示されている。Ｔ線およびＲ線はバス線を示し、
ＤＳＵから各端末に向かう線をＲ線、各端末からＤＳＵ
に向かう線をＴ線と名づけるものとする。

バス形式による宅内接続系の具体的配線形態として第２
図（ａ）に示す単純バー”（ＤＳＵ〜ＤＴ１：Ｏｍ　＋
　ＤＴ１〜ＤＴｎ：　１０　Ｏｍ程度）および第２図（
ｂ）に示す延長バス（Ｄ　Ｓ　Ｕ−ＤＴ＋　：　５００
　ｔｎ　、Ｄ’ｒ＋〜ＤＴｎ：３０ｍ程度）が有効であ
る。また、第２図（Ｃ）に示すポイント−ツウ−ポイン
ト接続形式（ＤＳＵ〜ＤＴ１：１０００ｍ程度）も考え
られる。同図において第１図におけると同じ部分を同じ
符号で示している。

第２図に示されたごとき伝送系における送受信データの
位相同期の方法としては、従来、以下に述べる方式がと
られていた。すなわちＲ線に関しては、ＤＳＵから放送
形式にデータを送出し、各端末において受信データ列か
らクロック成分を抽出して位相同期をとる方式が一般的
である。これに対しＴ線に関しては、第２図（ａ）およ
び（ｂ）に示したようにバス接続形式の場合、ＤＳＵと
各端末間の距離がまちまちであシ、同図（Ｃ）に示した
ようにバス接続形式とポイント−ツウ−ポイント形式の
伝送距離が大きく異なるため、ＤＳＵにおける受信信号
位相が不定となる。また、第２図（ａ）、（ｂ）および
（Ｃ）に示した配線形態の全てに対してＤＳＵが共用で
きることが望ましい。このため、伝送符号として１００
％ＡＭＩを用い各端末は、該端末に割りあてられたチャ
ネルの情報信号だけでなくフレーム先頭を示すフレーム
ビットをも送出し、ＤＳＵにおいて通常の位相同期回路
によりサンプリングクロックを抽出し、該クロックによ
シフレーム同期をとる方式が従来採られている。

第３図は通常のディジタル形位相同助回路の構成を示し
たものである。同図において、６は２値量子化位相比較
器、７はシーケンシャルループフィルタ、８は固定発振
器、９はパルス付加または除去回路、１０は分周器であ
る。同図の位相同期回路においでは、２値量子化位相比
較器６は入力信号の１ピツトごとに出力信号位相との比
較を行いその結果＋１または−１を出力する。この出力
はシーケンシャルループフィルタ７で制御の信頼度を向
上してパルス付加または除去回路９を制御する。

上記シーケンシャルループフィルタ７は通常アップ−ダ
ウンカウンタで構成され、＋１人力はカウンタを１ビツ
ト上にシフトさせ、−１人力はカウンタを下方に１ビツ
トシフトさせる。アップ−ダウンカウンタには予め段数
Ｎ−ｉ設定しておき、カウンタの内容がＮまたはＯに到
達すると対応する出力を発生する。この出力に対応して
、パルス付加または除去回路９が固定発振器８の出力パ
ルスに対し付加または除去を行い、その結果を分周器１
０により分周して位相同期回路出力信号とする。

第４図は、第３図に示したような位相同期回路　。

を有するＤＳＵにおける従来の位相同期方式を説明して
いる。同図において（ａ）は宅内接続系を示したもので
あって、第１図におけると同じ部分を同じ符号で示し、
ＤＴ、Ｏは最近接の端末、ＤＴＬは最遠端の端末、ＤＴ
Ｍは上記ＤＴｏとＤＴｒ、の間に位置する端末である。

また、（ｂ）は各部信号の位相関係を示している。

いま、ＤＳ’［ＪからＤ’ｒｏｔでの距離およびＤＳＵ
からＤＴＭまでの距離をＯｍ、ＤＳＵからＤＴＬまでの
距離を４３ｍとする。またフレームとして第５図に示し
たものを用いるとする。本例においては１フレームを１
２５μｓ　として２４ビツト構成としておシ、伝送速度
は１９２　ｋｂｐｓである。同図においてＢ、、Ｂ２は
それぞれ６４　ｋｂｐｓのチャネル、Ｄは１６　ｋｂｐ
ｓのチャネル、Ｆはフレーム先頭を示スフレームビット
、Ｇはガードビット、Ｓはスペアビットを表わす。ガー
ドビットＧは送信側においてドライバのハイインピーダ
ンスモードとして送出される。まだ、ＤＴ。およびＤＴ
ＭはそれぞれＢ、および烏が割りあてられ、ＤＴＬはＤ
が割シあてられているとする。第４図（ｂ）に示すよう
に周期Ｔ。

のクロックＣＬＫ、によって作成されたデータがＤＳＵ
からＲ線に■の位相で送出されたとすると端末ＤＴ。お
よびＤＴＭの入力端ＡおよびＢにおけるデータ位相■お
よび■は■と等しく、端末ＤＴ、Ｌの入力端Ｃにおける
データ位相■は■から時間ｔ。遅れる。ここでケーブル
の１ｍ当りの伝搬時間をＶ〔ｓ　ｅ　ｃ／ｍ〕とすると
、ｔｏ−ｖ・ｔ　ｓｅｃである。これに対する各端末に
おけるＴ線へのデータ送出位相は、各端末のＲ線受信位
相に一致するように調整される。従って端末ＤＴＬの送
出位相■は受信位相■にほぼ等しく、端末ＤＴＭの送出
位相■は受信位相■にほぼ等しく、端末ＤＴ、の送出位
相■は受信位相■にほぼ等しい。これらのデータがＤ　
Ｓ　’Ｕに受信される際の位相は端末の距離によって異
なり、端末ＤＴＬからのデータ位相■Ｌはデータ位相の
から時間２ｔｏ遅れ端末ＤＴ。およびＤＴＭからのデー
タ位相■。はデータ位相とほぼ等しい。この場合、ＤＳ
Ｕにデータ位相■。で到着するビット数はデータ位相■
Ｌで到着するビット数の２　Ｘ　（６４／１６　）＝８
倍である。ＤＳＵにおいて、第３図に示した位相同期回
路の出力位相は、ビット数が８倍ある情報信号の位相■
。にほぼ一致し、ＣＬＫ２が得られる。伝送路特性によ
る波形劣化を考慮して識別時間余裕を１／４タイムスロ
ツト、すなわち０．２５Ｔｏ割りあてるとすると、デー
タ位相■Ｌに対して上記識別時間余裕を確保するために
は、次式が満たされなければならない。

２ｔｏ＜　０．２５ＴＯｔｌ）通常のケーブルにおいては、■＝５〔ｎ５ｅｃ／ｍ〕で
あシ、伝送速度は１９２　ｋｂｐｓであるから、式（１
）の関係からｔ。（６５０［ｎ　ｓｅｃ　：］であシ、
サンプリングが有効に行われる限界の距離は次式で与え
られる。

−ｅ　＜　ｔｏ／Ｖ　＝　１３０　［ｍ〕（２）このよ
うに距離が制限されてしまい、特にオフィス等広い範囲
にｌ５ＤＮ宅内接続系を適用しようとした場合、大きな
問題となる。

また、データ位相■Ｌで到着する信号に対してはサンプ
リングクロックの位相余裕が少なく、該信号の誤り率が
悪化するという欠点があった。

（発明の課題）本発明はこのような従来技術の問題点を解決するため、
加入者終端装置に対応する伝送主装置と、端末に対応す
る従伝送装置が複数台バス形式で接続される情報伝送系
において、伝送主装置は各々の従伝送装置から送られた
信号チャネルを分離して、分離されたチャネルごとにク
ロックを再生し、これらのクロッグを合成してサンプリ
ングクロックとするようにしたもので、以下図面につい
て詳細に説明する。

（発明の構成および作用）第６図は本発明の原理図であり、フレームフォーマット
として第５図に示した構成をとる場合を示しだものであ
る。ここで１１はフレーム同１バイオレーション検出回
路、１２はゲート信号発生回路、１３は受信チャネル分
離回路、１４−１〜１４−３は位相同期回路、１５はク
ロック合成回路である。

また、第７図は第６図の原理図における各部信号を示し
、■はバイオレーション検出回路１１の出力するフレー
ム同期信号、■、■、■はそれぞれＢ１チャネル、Ｂ２
チャネル、Ｄチャネル用ゲート信号、■、■、■はそれ
ぞれＢ１チャネル、Ｂ２チャネル、Ｄチャネル用サンプ
リングクロックであって、これらの各信号は同じ番号に
よって第６図中における対応個所に示されている。

実施ｆｉｔにおけるチャネル構成（２Ｂ＋Ｄ、、Ｂ：６
４　ｋｂｐｓ　、　Ｄ　：　１６　ｋｂｐｓ　）は、主
として住宅および事業所の１部屋内への適用を想定する
。この適用領域に対して要求される端末間距離は１００
〜１５０ｍと想定される。また、家庭および構内での劣
悪な雑音環境を考慮するとタイミング条件による端末間
距離制限は２００〜２５０ｍとすることが望ましい。

第７図に示した信号位相は、第４図に示した宅内接続系
において、Ｂ、チャネル、Ｂ２チャネル、Ｄチャネルを
それぞれ最近のＤ’ｒｏ、最近のＤ’Ｉ’Ｍ、最遠のＤ
’ｒＬから送出された場合のＤＳＵ受信端におけるもの
である。伝送符号としては前述の１００％ＡｉｖＩＩを
用い、ガードビットＧは全てハイインピーダンスモード
（無信号）とする。フレーム同期のだめのフレームビッ
ト検出には、通常ＡＭＩバイオレーションが用いられて
おり、バイオレーション検出回路１１はこれを検出して
フレーム同期信号■を発生する。フレームビットはＤＴ
ｏ　、ＤＴＭ＋ＤＴＬの３台とも′が送出するが、最近
接端末即ちＤＴ。およびＤＴＭから送出されたパルスの
レベルが高いため、ＤＳＵ受信端におけるフレームビッ
ト位相はＤＴ、およびＤ’ｒＭの位相に一致する。ゲー
ト信号発生回路には■を受けてＢ、チャネル、Ｂ２チャ
ネルおよびＤチャネルに対応したゲート信号■。

■および■を発生する。各ゲート信号は各チャネル長よ
り、例えば０．５タイムスロツトだけ長く調整しておく
。これは、最近接端末の位相に一致した■から作られた
ゲート信号が、最遠端端末の送出したチャネルもカバー
する必要があるためである。

入力信号と■〜■よシ、受信チャネル分離回路１３は受
信信号のうちＢ１チャネルを位相同期回路１４−１へ、
Ｂ２チャネルを位相同期回路１４−２へ、Ｄチャネルを
位相同期回路１４−３へ入力する。各位相同期回路は、
Ｂｌチャネル用クりック■、Ｂ２チャネル用クロック■
およびＤチャネル用りロック■を発生する。クロック合
成回路１５は■〜■のゲート信号および■〜■のクロッ
クを用いて、Ｂｌチャネル用にゲートされた出力、’　
Ｂ２チャネル用にゲートされた出力、Ｄチャネル用にゲ
ートされた出力を発生する。

第８図は本発明の一実施例であり、フレームフォー妄ッ
トとして第５図に示した構成をとる場合を示したもので
ある。ここで、１１はフレーム同期用バイオレーション
検出回路、１４−１〜１４−３　ハ位相同期回路、１６
はカウンタ、１７はＲＯＭ、１８−１〜１８−３．１９
−１〜１９−３はアンドゲート、２０−１〜２０−３．
２１−１〜２に３は立上り検出回路、２２−１〜２２−
３はＲＳフリップフロップ、２３−１〜２３−３はアン
ドゲート、２４は３人力オアゲート、５は原発振器であ
る。また、第９図は第８図の実施例における各部信号を
示し、■はバイオレーション検出回路１１の出力するフ
レーム同期信号、■はＢ１チャネル用ゲート信号、■は
Ｂ２チャネル用ゲート信号、■はＤチャネル用ゲート信
号、■はＢ１チャネル用サンプリングクロック、■は馬
チャネル用すンプリングクロッ久■はＤチャネル用サン
プリングクロック、■、■、■はそれぞれＢ、チャネル
用、Ｂ２チャネル用、Ｄチャネル用サンプリングクロッ
クを合成するだめのゲート信号、０，０．■はそれぞれ
Ｂ１チャネル用、Ｂ２−７−ヤネル用、Ｄチャネル用に
ゲートされたクロック、０は合成されたサンプリングク
ロックであって、これらの各信号は同じ番号によって第
８図中における対応個所に示されている。第９図に示し
た信号位相は、第４図に示しだ宅内接続系において、Ｂ
１チャネル、Ｂ２チャネル、Ｄチャネルをそれぞれ最近
のＤＴ。、最近のＤＴＭ＋最遠のＤＴＬから送出された
場合のＤＳＵ受信端におけるものである。伝送符号とし
ては前述の１００％ＡＭＩを用い、ガードビットＧは全
てハイインピーダンスモード（無信号）とする。フレー
ム同期のだめのフレームビット検出には、通　、常ＡＭ
Ｉバイオレーションが用いられており、バイオレーショ
ン検出回路１１はこれを検出してフレーム同期信号■を
発生する。信号■はカウンタ１６ノリセソト入力に加え
られてカウンタ１６ヲリセツトする。カウンタ１６は、
このリセット信号■を基点に経過時間をカウントしてそ
の結果をＲ０１Ｖ［１７に送る。ＲＯＭ１７は、これに
よ５Ｂ、チャネル、Ｂ２チャネルおよびＤチャネルに対
応したゲート信号■、■および■を発生する。入力信号
と■、■。

■のゲート信号のインバート信号とをそれぞれアントゲ
−）’１８−１〜１８−３に通し、位相同期回路１４−
１〜１４−３に入力する。位相同期回路１４−１には、
Ｂｌチャネルのみが入力されるため、Ｂ、チャネルに対
応した入力に位相同期したクロック■を発生する。同様
にして、位相同期回路１４−２．１４−３はそれぞれＢ
２チャネル、Ｄチャネルに対応した入力に位相同期した
クロック■、■を発生する。

一方、ゲートされたクロック■の立ち上がシによりフリ
ップフロップ２２−１がセットされ、ゲート信号■の立
ち上がシによシリセットされる。これによりＢｔチャネ
ルのサンプリングに必要なりロック信号だけを分離する
ゲート信号■を発生する。

同様にして、ゲートされたクロック■の立ち上がり信号
およびゲート信号■の立ち上がり信号それぞれをフリッ
プフロップ２２−２のセット入力およびリセット入力と
することでＢ２チャネルサンプリング用のゲート信号■
を発生させる。また、ゲートされたクロック■の立ち上
がシ信号およびゲート信号■の立ち上が９信号をそれぞ
れフリップフロップ２２−３のセット入力およびリセッ
ト入力とすることで、Ｄチャネルサンプリング用のゲー
ト信号Ｏを発生させる。最後に、ゲート信号■とＢ、チ
ャネル用クロック■をアンドゲート２３−１に通しだ結
果◎、ゲート信号■とＢ２チャネル用クロック■をアン
トゲ−）２３−２に通した結果◎およびゲート信号０と
Ｄチャネル用りロック■金アントゲ−ト２３−３に通し
た結果０をオアゲート２４によシ加えあわせ０を得る。

サンプリングクロック出力として０，０．０を各々とシ
出す形態と合成されたクロック０をとシ出す形態がある
。

なお第８図のＲＯＭ（１７）の出力０．；　０２．０．
はカウンタＩ６のアドレス情報に従って次表のごとくな
る。

ここでＢ、　、　Ｂ２．　Ｄ　、　Ｇ等は第９図（ａ）
に示されるカウンタの内容を示し、ＴＳはタイムスロッ
ト長を示す。

第１Ｏ図は本発明の第２の実施例において用いられるフ
レーム構成を示しておシ、Ｂ、　、　Ｂ２はそれぞれ６
４　ｋｂｐｓのチャネル、Ｄは１６　ｋｂｐｓのチャネ
ル、Ｆはフレームの先頭を示すフレームビットを示す。

第５図と異なる点は、ガードピッ）Ｇおよびスペアビッ
トＳがないことである。本例においては、１フレームを
１２５μｓ　として２０ビツト構成としており、伝送速
度は１６０　ｋｂｐｓである。第１１図は本発明の第２
の実施例構成を示している。同図において、礪８図にお
けると同じ部分は同じ番号で示されておシ、それらの動
作も第８図の場合と異なｃ３々い。また、２６−１〜２
６−３は遅延回路、２７−１〜２７−３は立ち下がり検
出回路、２８−１〜２８−３はカウンタ、２９はノアゲ
ート、（９）は遅延回路、３１は単安定マルチバイブレ
ーク（以下モノマルチと略す）、３２−１〜３２−３は
オアゲートである。また、第１２図は第１１図の回路に
おける各部信号を示しているが、宅内接続系として第９
図におけると同様に第４図（ａ）の系を考えている。

第１２図において、■〜■は第９図における同番号の信
号と同じ意味を持っている。また同図において０は各チ
ャネルの最終ビット検出信号、■は０に対するＩＡ位相
遅延した信号、Ｏは各チャネルの最終ビット用サンプリ
ングクロック、■は合成されたサンプリングクロックで
あって、これらの各信号は同じ番号によって第１１図中
における対応個所に示されている。第１２図において■
〜■の信号が得られる過程は第９図におけると同様であ
る。

これに対しＢ１チャネルの位相でゲートされたクロック
の立ち上がシを２０−１が検出し遅延回路２Ｇ−１が１
／４位相遅延させてフリップフロップ２２−１がセット
される。フリップフロップ２２−１のリセット信号は第
９図と同じように得られる。従ってゲート信号■の立ち
上がシは第９図の場合に比してＩＡ位相遅くなり、アン
トゲ−）２３−１を通してオアゲー）３２−１に入力さ
れるクロックの第１ビツト目の立ち上がりが１／４位相
遅くなる。同様にしてＢ２チャネルサンプリングクロッ
ク用ゲート信号■およびＤチャネルサンプリングクロッ
ク用ゲート信号■が第９図の同一番号に比して立ち上が
りが１／４位相遅延したものとして得られる。これらゲ
ート信号■および■をそれぞれアンドゲート２３−２お
よび２３−３に通すため、オアゲート３２−２および３
２−３に入力されるＢ２チャネル用サンプリングクロッ
クおよびＤチャネル用サンプリングクロックの第１ビツ
トだけが１／４位相遅延する。

一方、アントゲ−）２３−１から得られるＢ１チャネル
用サンプリングクロックの立ち下がり点を２７−１が検
出し、カウンタ２８−１に立ち下が９信号を入力する。

カウンタ２８−１は、その立ち下がり信号をＢ１チャネ
ルのビット数−１即ち７個数えたら、信号をノアゲート
２９へ入力する。同様に、カウンタ２８−２および２８
−３がそれぞれＢ２チャネルおよびＤチャネルの最終ビ
ット位相検出信号をノアゲート２９へ入力する。その結
果信号０が得られ、遅延回路３０により１／４位相遅い
信号■が得られる。

信号０をモノマルチ３１のトリが信号として入力し、モ
ノマルチの出力継続時間を１７４タイムスロツトに調整
しておく。モノマルチ３１の出力がＢ、　、　Ｂ２およ
びＤの各チャネル最終ビット用サンプリングクロックで
あり、この信号と、Ｂ１．Ｂ２およびＤの各チャネル用
サンプリングクロックのそれぞれとがオアゲー）３２−
１〜３２−３により加えられる。オアゲート３２−１〜
３２−３の出力はオアゲート２４によシ合成され、所望
のクロック＠が得られる。クロック０は各チャネルごと
に受信信号位相と一致しており、第１Ｏ図に示したフレ
ーム構成のごとくチャネル間にガードビットが無い場合
に適するよう各チャネルの第１ビツトに対するクロック
位相が１／４タイムスロット遅れ、最終ビットに対する
クロック位相が１／４タイムスロット早まるよう制御さ
れる。ここで、各チャネル第１ビツトに対するクロック
位相の遅れおよび最終ビットに対する進みの量は受信信
号の波形歪に応じて設定されるものである。

上述の２つの実施例においては、伝送主装置としてのＤ
ＳＵにおけるサンプリングクロック識別時間余裕を１／
４タイムスロツト確保しても、ＤＳＵの入力信号位相偏
差は凶タイムスロットまで許容される。従って、式（１
１に対応して２　ｔｏ＜、　０．５Ｔｏ　、　＋３＋が得られる。伝
送、末席が１９２　ｋｂｐ’ｓであっても、第４図（ａ
）の系においてサンプリングが有効に行われる限界の距
離はガードピットの有無にかかわらず２６０ｍに延長さ
れる。

１１のバイオレーション検出回路の実施例を第１３図に
示す。ここで、３３−１　、３３．−２はコンパレータ
、３４−１　、３４−２は立ち上シ検出回路、３５−１
゜３５−２はＲＳフリップフロップ、３６−１．３６−
２゜３８−１又〆３８−２はアンドゲート、３７−１．
３７−２はシフトレジスタ、３９−１　、３９−２．４
０はオアゲート、４１は単安定マルチバイブレータ（モ
ノマルチと略す）、４２は遅延回路である。このバイオ
レーション検出回路の動作タイムチャートを第１４図に
示す。同図（ａ）は、バイオレーションが生じるまでに
１ビット以上間隔がある場合、（ｂ）はバイオレーショ
ンが直後に生じる場合を示している。第１４図はバイオ
レーションが正側で生じる場合を示している゛力；、負
側で生じる場合も同様な動作をする。パイオン−ジョン
が生じるまでに１ビット以上間隔がある場合は（第１４
図（ａ））、入力信号の正側立ちあがり信号０がＲＳフ
リップフロップ３５−１のセット入力に加えられる。ま
た、負側の立ち上が９信号がリセット入力に加えられる
ため、Ｒｓフリップフロップ３５−１のＱ出力＠ハ、正
側信号を受信してから負側信号を受信するまでｌ　Ｈｌ
ルベルとなる。この間に、再び正側立ち上がり信号があ
るとバイオレーション検出名号■が出力される。これが
モノマルチ４１、遅延回路４２を通してＦビット後半で
°°Ｌパレベルとなる出力信号■を得る。また、バイオ
レーションが直後に生じる場合は（第１４図（ｂ））、
入力信号の正側立ち上がり信号０がシフトレジスタ３７
−１に加えられる。高速クロックの速度が入力信号速度
のＮ倍ならばシフトレジスタはＮ段とする。これにより
１ビット分遅延した正側立ち上がシ信号■がアンドゲー
ト３８−１に加えられる。このアントゲ−）３８−１の
他の入力には入力の正側は号が加えられ、該アンドゲー
ト出力カバイオレーション検出信号となる。

（発明の効果）以上説明したように本発明の多位相同期回路をバ哀接続
系の伝送主装置が備えれば、フレームフォーマット中に
おけるガードピットの有無にかかわらず伝送主装置にお
いて受信信号に対するフンーム同期をとることにより、
その受信信号の中の複数のチャ２ネルを選択するゲート
信号を発生し、このゲート信号にｉリチャネルごとに分
離された受信信号よりクロック再生を行い、各チャネル
に対するクロックを合成することにより所望のサンプリ
ングクロックを得るようにしたので、伝送主装置と従伝
送装置の距離差を拡大することができ、まだ、受信信号
位相と再生クロック位相が一致するため、識別誤シ確率
を夙少させることかできる等の利点がある。

【図面の簡単な説明】

第１図はバス形式宅内接続系の概念図、第２図は宅内接
続系の具体的配線形態、第３図は従来のディジタル形位
相同期回路の構成図、第４図は第３図における位相同期
回路を有するＤＳＵにおける位相同期方式の説明図、第
５図は第４図における従来の位相同期方式および本発明
の多位相同期回路の一実施例におけるフレームフォーマ
ットを示す図、第６図は本発明回路の原理図、第７図は
第６図の原理図における各部信号を示すタイムチャート
、第８図は本発明回路の一実施例構成図、゛第９図は第
８図の実施例における各部信号を示すタイムチャート、
第１０図は本発明回路の第２の実／ｍ例におけるフレー
ムフォーマットを示す図、第１１図は本発明回路の第２
の実施例構成図、第１２図は第１１図の実施例における
各部信号を示すタイムチャート、第１３図は各実施例に
おけるバイオレーンヨン回路のブロック図、第１４図は
その動作タイムチャートである。 ■・・・ＤＳＵ、２−１〜２−Ｎ・・・端末、３・・・
Ｔ線、４・・・Ｒ線、５・・・終端回路、６・・・２値
量子化位相比較器、７・・・シーケンシャルループフィ
ルタ、８°°。固定発振器、９・・・パルス付加または除去回路、１０
・・・分周期、１１・・・フレーム同期側ノ（イオレー
ション検出回路、１２・・・ゲート信号発生回路、１３
・・・受信チャネル分離回路、１．４−１〜１４−３・
・・位相同期回路、１５・・・クロック合成回路、’　
１６・・・カウンタ、１７・・・ＲＯＭ、１８−１〜１
８−３　、１９−１〜１９−３・・・アンドタート、２
０−１〜２０−３．２１−１〜２１−３・・・立上シ検
出回路、２２−１〜２２−３・・・ＲＳフリップフロッ
プ、乙−１〜２３−３・・・アンドゲート、２４・・・
３人カオアゲート、５・・・原発振器、２６−１〜２６
−３．３０・・・遅延回路、２７−１〜２７−３・・・
立ち下がり検出回路、路−１〜２８−３・・・カウンタ
、２９・・・ノアゲート、３１・・・単安定マルチバイ
ブレータ、３２−１〜３２−３・・・オアゲート特許出願人日本電信電話公社特許出願代理人弁理士　山　本　恵　− 第１図

Claims

【特許請求の範囲】

（１）　複数の信号チャネルが互いに位相差を持って時
分割多重される信号伝送系の受信用位相同期回路におい
て、該伝送系の伝送フレーム上のフレーム先頭ビットを
検出して該フレームに含まれる各チャネルの信号を分離
して通過させる時間幅のゲート信号を各チャネル毎に発
生させる手段と、該ゲート信号に応じて上記伝送フレー
ムから分離された各チャネルの信号から当該チャネルの
クロックを再生する手段と、再生されたクロックを出力
する手段とを具えて、位相の異なる複数チャネルが多重
化された伝送フレ°　−ムの受信信号に位相同期するこ
とを特徴とする多位相同期回路。
（２）伝送フレームから分離されたチャネルの信号から
クロックを再生する手段がチャネルの第１ビツトに対応
するクロック位相を遅らせ、チャネルの最終ビットに対
応するクロック位相を早めるように制御したクロック再
生回路を用いたことを特徴とする特許請求の範囲第１項
記載の多位相同期回路。
（３）再生されたクロックを出力する手段として各チャ
ネルごとに再生されたクロックを合成して共通りロック
を出力する回路を有することを特徴とする特許請求の範
囲第１項記載の多位相同期回路。