JPS61172448A

JPS61172448A - 多位相同期回路

Info

Publication number: JPS61172448A
Application number: JP60012542A
Authority: JP
Inventors: Yasuyuki Okumura; 奥村　康行; Kazuhiro Hayashi; 一博林
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1985-01-28
Filing date: 1985-01-28
Publication date: 1986-08-04
Also published as: JPH0550898B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は複数の信号チャネルが互いに位相差をもって時
分割多重される信号伝送系において、異なる位相の受信
データに対して伝送装置がそれぞれの受信データに位相
同期をとって受信できるようにするための多位相同期回
路に関するものである。

（従来の技術）複数の信号チャネルが互い姥位相差をもって時分割多重
される信号伝送系としては例えばディジタル総合サービ
ス網（以下ｌ８ＤＮと略す）等において、宅内接続系と
して採用が検討されているものである。ｌ８ＤＮにおけ
る宅内接続系としては種々の方式が考えられてい不が、
使用線数、拡張の容易さおよびハードウェア量等の点か
ら伝送主装置として加入者線終端装置（以下ＤＳＵと略
す）と従伝送装置として端末とをバス形式に接続する伝
送形態が最も有望視されている。

第１図はバス形式による宅内接続系を概念的に説明した
ものである。同図において、１はＤＳＵ。

２−１　・２−　ｎはｎ個の端末、３はＴ線、４はＲ線
、５は終端回路を示し、複数の端末がバス形式に接続さ
れることを示している。Ｔ線およびＲ線はバス線を示し
、ＤＳＵから各端末に向う線をＲ線、各端末からＤＳＵ
に向う線をＴ線と名づけるものとする。

バス形式による宅内接続系の具体的配線形態として第２
図（ａ）に示す単純バス（ＤＳＵ’−ＤＴ、　：　Ｏｍ
。

ＤＴ、〜ＤＴｎ　＝１００ｍ程度）および第２図（ｂ）
に示す延長バス（ＤＳＵ−ＤＴ、　：　５００　ｍ　、
　ＤＴ１〜ＤＴＨ：　３０ｍ程度）が有効である。また
、第２図（切に示すポイント−ツウ−ポイント接続形式
（ＤＳＵ〜ＤＴ１：１０００ｍ程度）も考えられる。同
図において第１図と同じ部分を同じ符号で示している。

第２図に示されたごとき伝送系における送受信データの
位相同期の方法としては、従来、以下に述べる方式がと
られていた。すなわちＲ線に関しては、ＤＳＵかも放送
形式にデータを送出し、各端末において受信データ列か
らクロック成分を抽出して位相同期をとる方式が一般的
である。これに対しＴ線に関しては、第２図（ａ）およ
び（ｂ）に示したようにバス接続形式の場合、ＤＳＵと
各端末間の距離がまちまちであり、同図（Ｃ）に示した
ようにバス接続形式とポイント−ツウ−ポイント形式の
伝送距離が大きく異なるため、ＤＳＵにおける受信信号
位相が不定となる。また、第２図（ａｌ、　（ｂ）およ
び（Ｃ）に示した配線形態の全てに対してＤＳＵが共用
できることが望ましい。このため、伝送符号として１０
０　％　ｄｕｔｙ　ＡＭＩを用い、各端末は該端末に割
りあてられたチャネルの情報信号だけでなくフレーム先
頭を示すフレームビットをも送出し１ＤＳＵにおいて通
常の位相同期回路によりザンプリングクロックを抽出し
、該クロックによりフレーム同期をとる方式が従来とら
れていた。

第３図は通常のディジタル形位相同期の構成を示したも
のである。同図において、６は２値量子化位相比較器、
７はシーケンシャルループフィルタ、８はマスタクロッ
クオツシレータ、９はノくバス付加または除去回路、１
０は分周器である。同図の位相同期回路においては、２
値量子化位相比較器６は入力信号の１ビツトごとに出力
信号位相との比較を行いその結果＋１または−１を出力
する。

この出力はシーケンシャルループフィルタ７で制御の信
頼度を向上してパルス付加または除去回路９を制御する
。上記シーケンシャルループフィルタ７は通常アップ−
ダウンカウンタで構成され、＋１人力はカウンタを１ビ
ツト上にシフトさせ、−１人力はカウンタを下方に１ビ
ットシフトさせる。アップ−ダウンカウンタには予め段
数Ｎを設定しておき、カウンタの内容がＮまたは０に到
達すると対応する出力を発生する。この出力に対応して
パルス付加または除去回路９が固定発振器８の出力パル
スに対し付加または除去を行い、その結果を分周器１０
により分周して位相同期回路出力信号とする。

第４図は、第３図に示したような位相同期回路を有する
ＤＳＵにおける従来の位相同期方式を説明している。同
図において（ａ）は宅内接続系を示したものであって、
第１図におけると同じ部分を同じ符号で示し、ＤＴｏは
最近接の端末、ＤＴＬは最遠端の端末、ＤＴＭは上記Ｄ
ＴｏとＤＴＬの間に位置する端末である。また、（ｂ）
は各部信号の位相関係を示している。

（発明が解決しようとする問題点）いま、ＤＳＵからＤＴｏまでの距離およびＤＳＵからＤ
ＴＭまでの距離をＯｍ、ＤＳＵからＤＴＬまでの距離を
１ｍとする。また、フレームとして第５図に示したもの
を用いるとする。本例においては１フレームを１２５μ
ｓｅｃとして冴ビット構成としており、伝送速度は１９
２　ｋｂｐｓである。同図においてＢ、　、　Ｂ、はそ
れぞれ６４ｋｂｐｓのチャネル、Ｄは１６ｋｂｐｓのチ
ャネル、Ｆはフレーム先頭を示すフレームビット、Ｇは
ガードビット、Ｓはスペアビットを表わす。ガードビッ
トＧは送信側においてドライバのハイインピーダンスモ
ードとして送出される。

また、ＤＴ。およびＤＴＭはそれぞれＢ１およびＢ２が
割りあてられ、ＤＴＬはＤが割りあてられているとする
。第４図ｔｂ＋に示すように周期Ｔ。のクロックＣＬに
によって作成されたデータがＤＳＵからＲ線に■の位相
で送出されたとすると端末ＤＴ。およびＤＴＭの入力端
ＡおよびＢにおけるデータ位相■および■は■と等しく
、端末ＤＴＬの入力端Ｃにおけるデータ位相■は■から
時間ｔ。遅れる。ここでケーブルの１ｍ当りの伝搬遅延
をｖ　（ｓｅｃ／ｍ）とすると、ｔｏ＝ｖ　−ｌ　（ｓ
ｅｃ）である。これに対する各端末におけるＴ線へのデ
ータ送出位相は、各端末のＲ線受信位相に一致するよう
に調整される。

従って、端末ＤＴＬの送出位相■は受信位相■にほぼ等
しく、端末ＤＴＭの送出位相■は受信位相■にほぼ等し
く、端末ＤＴｏの送出位相■は受信位相■にほぼ等しい
。これらのデータがＤＳＵに受信される際の位相は端末
の距離によって異なり、端末ＤＴＬからのデータ位相■
Ｌはデータ位相■から時間２ｔｏ遅れ端末ＤＴ０および
ＤＴＭからのデータ位相■。はデータ位相とほぼ等しい
。この場合、ＤＳＵにデータ位相■。で到着するビット
数はデータ位相■Ｌで到着するビット数の２　Ｘ　（６
４／１６　）＝８倍である。ＤＳＵにおいて、第３図に
示した位相同期回路の出力位相は、ビット数が８倍ある
情報信号の位相■。にほぼ一致し、ＣＬＫ２が得られる
。伝送路特性による波形劣化を考慮して識別時間余裕を
ｌ／４タイムスロツト、すなわち０．２５　’ｒ０を割
りあてるとすると、データ位相■Ｌに対して上記識別時
間余裕を確保するためには次式が満たされねばならない
。

２　ｔｏ（０，２５Ｔｏ・（１１通常ノケーブルにおいては、ｖ　＝５　（ｎ　ｓｅｃ／
ｍ　）であり、伝送速度は１９２　ｋｂｐｓであるから
、式（１）の関係からｔ。（６５０［ｎ　ｓｅｃ　）で
あり、サンプリングが有効に行われる限界の距離は次式
で与えられる。

１　（ｔｏ／　ｖ　＝　１３０　（ｍ）　　　　　　−
（２）このように距離が制限されてしまい、特にオフィ
ス等広い範囲にｌ５ＤＮ宅内接続系を適用する場合、大
きな問題となる。

また、データ位相■１で到着する信号に対してはサンプ
リングクロックの位相余裕が少なく、該信号の誤り率が
悪化するという欠点があった。

（問題点を解決するための手段）本発明はこのような従来技術の問題点を解決するため、
加入者線終端装置に対応する伝送主装置と、端末に対応
する従伝送装置が複数台バス形式で接続される情報伝送
系において、伝送主装置は各々の従伝送装置から送られ
た情報チャネルの最終ビットにおいて位相同期回路を初
期位相にリセットし、該位相同期回路は次に続く情報チ
ャネル中の信号に瞬時位相追従したサンプリングクロッ
クを発生するようにしたものである。

（作　用）位相同期回路が最も早い位相と最も遅い位相の中間値に
初期設定されるので、位相同期に要する時間が短縮され
、サンプリングクロックの位相余裕が大きくなり、本発
明の目的が達成される。

第６図は本発明の実施例であり、フレームフォーマット
として第５図に示した構成をとる場合を示したものであ
る。ここで１１はフレームビット検出回路、１２はＰＬ
ＬＩＪセット信号発生回路、１３は４人力オアゲート、
１４は瞬時追従形ＰＬＬ、１５−１・１５−２・　１７
は２人力オアゲート、１６−１・１６−２はクロック出
力回路、１８は固定発振器−である。また第７図は第６
図の実施例における各部信号を示し、■は多位相同期回
路への入力信号、■はフレームビット検出回路１１の出
力するフレームビット検出信号、■、■、■、■はそれ
ぞれフレームビット、Ｄチャネル、Ｂ、チャネル、Ｂ２
チャネルの信号なＰＬＬ１４が受信する直前のリセット
用信号、■はＰＬＬ１４の出力するクロックパルス、■
はフレームビットならびにＤチャネル用サンプリングク
ロック、■はＢ、チャネルおよびＢ２チャネル用サンプ
リングクロック、■は■と■を合成した出力クロックで
あって、これらの各信号は同じ番号によって第６図中に
おける対応個所に示されている。

実施例におけるチャネル構成（２Ｂ＋Ｄ、　Ｂ　：　６
４ｋｂｐｓ、　Ｄ：　１６ｋｂｐｓ　）は、主として住
宅および事業所の１部屋内への適用を想定する。この適
用領域に対して要求される端末間距離は１００〜１５０
ｍと想定される。また、家庭および構内での劣悪な雑音
環境を考慮するとタイミング条件による端末間距離制限
は２００〜２５０ｍとすることが望ましい。

第７図に示した信号位相は、第４図に示した宅内接続系
において、Ｂ、チャネル、Ｂ２チャネル、げるものであ
る。伝送符号としては前述の１００％ＡＭＩを用い、ガ
ードビットＧは全てハイインピーダンスモード（無信号
）とする。フレーム同期のためのフレームビット検出に
は、通常ＡＭＩバイオレーションが用いられており、フ
レームビット検出回路１１はこれを検出してフレームビ
ット検出信号■を発生する。フレームビットはＤＴｏ、
　ＤＴＭ。

ＤＴＬの３台ともが送出するが、最近接端末即ちＤＴ。

およびＤＴＭから送出されたパルスのレベルが高いため
ＤＳＵの受信端におけるフレームビット位相はＤＴ。お
よびＤＴＭの位相に一致する。リセット信号発生回路は
■を受けてフレームビット、Ｄチャネル、Ｂ１チャネル
、およびＢ２チャネルに対応したリセット信号■、■、
■および■を発生する。

各リセット信号は対応するチャネル先頭の直前のビット
即ちガードビットＧにおいて発生される。

このリセット信号の位相は、フレームビット検出信号位
相を基準忙して、αＸＴｏ（０，２５＜α（０，３５。

Ｔｏ：ｌタイムスロット幅）だけ遅れた位相とする。

この理由は、各チャネルの信号からクロック抽出する直
前で初期で初期位相を設定するため、ならびに最遠端端
末から送られてくる最も遅い信号位相と初期位相の差を
可能な限り減少させ、ＰＬＴ。

の位相追従量を減少させるためである。通常、ＰＬＬの
位相追従量が０．５ＸＴｏを越えると１フレーム内のク
ロックパルス数の増減が生じ、フレーム同期はずれが起
きる。上述の如き初期位相設定により、フレームビット
位相に比して０．７５　ｘ　Ｔｏ−０，８ｘ　Ｔ。

遅い位相のチャネルを受信してもフレーム同期はずれが
生じない。リセット信号■〜■を加えあわせた信号によ
りＰＬＬ１４はリセットされる。ＰＬＬ１４は、パケッ
トモード信号の如く位相引きこみのためのフラグパター
ンが非常に短い場合にも追従可能とするため、フィルタ
のない瞬時追従形である。クロック出力回路１６−１お
よび１６−２は各々、フレーム・Ｄチャネル用およびＢ
、　、　Ｂ、チャネル用であり、クロック■からフレー
ム・Ｄチャネル用に抽出されたクロックパルスが■、Ｂ
１・Ｂ２チャネル用に抽出されたクロックパルスが■で
ある。

■と■を合成して、サンプリングクロックＯを発生する
。

第８図は本発明の第２の実施例において用いられるフレ
ーム構成を示しており、Ｂ１．Ｂ２はそれぞれ６４　ｋ
ｂｐｓ　、　Ｄは１６　ｋｂｐｓのチャネル、Ｆはフレ
ームの先頭を示すフレームビットを表わしている。

第５図と異なる点は、ガードピッ）Ｇおよびスペアビッ
トＳがない点である。本例においては１フレームを１２
５μｓｅｃとしてｍビット構成としており、伝送速度は
１６０　ｋｂｐｓである。第９図は本発明の第２の実施
例構成を示している。同図において、第６図と同じ部分
は同じ番号で示されており、それらの動作も第６図の場
合と異ならない。また、１９−１．１９−２はクロック
移相回路である。また、第１０図は第９図の回路におけ
る各部信号を示しているが、宅内接続系として第７図に
おけると同様に第４図（ａ）の系を考えている。第１Ｏ
図において、■〜■は第７図における同番号の信号と同
じ意味をもっている。また同図において、■は■のクロ
ック信号からフレームならびにＤチャネル用クロックを
抽出し、各チャネルの第１ビットに相当するクロック位
相を遅延させ、最終ビットに相当するクロック位相を早
めたものである。また、■は■のクロック信号から８１
ならびにＢ、チャネル用クロックを抽出し、各チャネル
の第１ビットならびに最終ビットに相当するクロック位
相に■と同様の処理を施したものである。［相］は■と
■を合成したものであり、受信信号全体のサンプリング
クロックとして用いることができる。クロック［相］は
各チャネルごとに受信信号位相と一致しており、第８図
に示したフレーム構成のごとくチャネル間にガードビッ
トが無い場合に適するよう各チャネルの第１ビットに対
するクロック位相が遅れ、最終ビットに対するクロック
位相が早まるよう制御される。ここで、各チャネル第１
ピントに対するクロック位相の遅れおよび最終ビットに
対する進みの量は受信信号の波形歪に応じて設定される
ものである。

上述の２つの実施例においては、伝送主装置としてのＤ
ＳＵにおけるサンプリングクロック識別時間余裕を１／
４タイムスロツト確保しても、ＤＳＵの入力信号位相偏
差はｌ／２タイムスロツトまで許容される。従って、式
（１）に対応して２　ｔｏ　（０，５Ｔ、　　　　　　　　・・・（３）
が得られる。伝送速度が１９２　ｋｂｐｓであっても、
第４図（ａ）の系においてサンプリングが有効に行われ
る限界の距離はガードビットの有無にかかわらず２６０
　ｍに延長される。

１１のバイオレーション検出回路の実施例を第１１図に
示す。ここで、２０−１．２０−２はコンパレータ、　
′２１−１．２１−２は立ち上り検出回路、２２−１．
２２−２はＦＬＳフリップフロップ、２３−１．２３−
２．２５−１．２５−２はアンドゲート、２４−１．２
４−２はシフトレジスタ、２６−１．２６−２．２７は
オアゲート、田は単安定マルチバイブレータ、四は遅延
回路である。このバイオレーション検出回路の動作タイ
ムチャートを第１２図に示す。同図（ａ）は、バイオレ
ーションが生じるまでに１ビット以上間隔がある場合、
（ｂ）はバイオレーションが直後に生じる場合を示して
いる。第１２図はバイオレーションが正側で生じる場合
を示しているが、負側で生じる場合も同様な動作をする
。バイオレーションが生じる迄に１ビット以上間隔があ
る場合は（第１２図（ａ））、入力信号の正側立ち上が
り信号０がＲ８４７リツプフロツプ２２−１のセット入
力に加えられる。また負側の立ち上がり信号がリセット
入力に加えられるため、ＢＳフリップフロップ２２−１
のＱ出力＠は、正側信号を受信してから負側信号を受信
するまでＨ”レベルとなる。この間に、再び正側立ち上
がり信号があるとバイオレージ震ン検出信号＠が出力さ
れる。

これがモノマルチあ、遅延回路四を通してＦビット後半
でＬ”レベルとなる出力信号＠を得る。

マタ、バイオレーションが直後に生じる場合は（第１２
図（ｂ））、入力信号の正側立ち上がり信号■がシフト
レジスタ２４−１に加えられる。マスタクロックの速度
が入力信号速度のＮ倍ならば、シフトレジスタはＮ段と
する。これにより１ビット分遅延した正側立ち上がり信
号０がアンドゲート５−１に加えられる。このアンドゲ
ート２５−１の他の入力には、入力信号の正側信号が加
えられ、該アンドゲート出力がバイオレーション検出信
号となる。

第１３図は、１４の瞬時追従形ＰＬＬをディジタル回路
で構成した一実施例である。ここで３０−１．３０−２
は立ち下がり検出回路、３１−１．３１−２はＲ８フリ
ップフロップ、３２−１．３２−２はアンドゲート、３
３−１゜３３−２，３７は分周器、３１−１．３１−２
はシフトレジスタ、あはセレクタ、藁はセレクタを示す
。このＰＬＬの動作タイムチャートを第１４図に示す。

同図（ａ）は入力信号に対して出力クロック位相が早い
場合、（ｂ）は遅い場合を示している。入力信号位相に
対して出力クロック位相が早い場合は（第１４図（ａ）
）、出力クロックの立ち下がり信号＠が８８７リツプフ
ロツプ３１−１のセット入力に加えられる。また、入力
信号の立ち下がり信号◎がリセット入力に加えられるた
め、ＲＳフリップフロップのＱ出力＠は入力信号位相と
クロック位相の差だけ”Ｈ”レベルとなる。このＱ出力
＠とアンドゲート３２−１によってマスクをかけられた
マスタクロックパルスは分局器３３−１によって、その
パルス数が調整される。分局器３３−１の出力［相］は
シフトレジスタ３４−１によってシリアル−パラレル変
換され、セレクタあを経て分局器ごにプリセット値とし
て入力される。このプリセット値だけクロック位相は遅
くなる。入力信号位相偏差して出力クロック位相が遅い
場合は（第１４図（ｂ）　’）　、入力信号の立ち下が
り信号◎がＢＳフリップフロップ３１−２のセット入力
に加えられる。また、出力クロックの立ち下がり信号［
有］がリセット入力に加えられるため、Ｒ，Ｓフリップ
フロップのＱ出力［相］は入力信号位相に対し出力クロ
ック位相が遅い分だけ“Ｈ”レベルとなる。とのＱ出力
［相］とアンドゲート３２−２によってマスクをかけら
れたマスタクロックパルスは分周期３３−２によって、
そのパルス数が調整される。分周器３３−２の出力［相
］はシフトレジスタ讃−２によってシリアル−パラレル
変換され、セレクタあを経て分周器３７にプリセット値
として入力される。このプリセット値だけクロック位相
は早くなる。分周器３３−１の分周比Ｍ１ハ１および分
周器３３−２の分周比Ｍ２／Ｎ２は、それぞれ出力クロ
ック位相を遅くするための制御量および早くするための
制御量を決定する。また、シーケンシャルループフィル
タがなく、ある受信信号のビット位相とクロック位相差
により、次のビットに対するクロック位相が制御され、
瞬時追従が可能となる。

第１５図は１９−２のＢ、　、　Ｂ２チャネル用クロッ
ク移相回路の一実施例である。ここで、あは遅延回路、
３９はＲＳフリップフロップ、菊、４４はアンドゲート
、４１はカウンタ、４２はモノマルチ、４３は立ち下が
り検出回路、都はオアゲートである。このクロック移相
回路の動作タイムチャートを第１６図に示す。第１５図
はＢ、　、　Ｂ２チャネル用を示しているが、Ｆ、Ｄチ
ャネル用の１９−１の場合は、カウンタ４１の段数を１
とすることにより構成でき、動作タイムチャートもカウ
ンタの満了数を除いては第１６図と同一である。ＰＬＬ
のリセット信号■は遅延回路間により、約１．５タイム
スロツト遅れてＲ，Ｓフリップフロップのセット入力に
入力される。この遅延量は、正確にはチャネルの第１ビ
ツトに対するクロック位相遅延量とリセット信号■の位
相により定まる。Ｆｔ８フリップフロップＩのＱ出力＠
は＠と同時にＨ”レベルとなり、アンドゲートａが開か
れる。アンドゲート菊を通過したクロック■はカウンタ
４１で７個数えられる。カウンタ４１のＱ出力は数え終
わると”Ｌ”レベルとなり、その変化点がＲ，Ｓフリッ
プフロップ３９のリセット入力に加えられ、［相］は”
Ｌ”レベルに戻る。これにより、アンドゲート櫃は閉じ
られると同時に、モノマルチ４２により８ビツト目に対
応するクロックパルス［相］が作られる。オアゲート石
によって、■と７個のクロックパルスは合成されてＢ、
、Ｂ、チャネル用クロック■を得る。ここで、モノマル
チＣによって作られるクロックパルスの位相で、チャネ
ルの最終ビットに対するクロック位相が決まる。

（発明の効果）以上説明したように本発明の多位相同期回路をバス接続
系の伝送主装置に備えれば、フレームフォーマット中に
おけるガードビットの有無にかかわらず伝送主装置にお
いて受信信号中のフレームビットを検出することにより
、この検出信号位相を基準として各チャネルの受信直前
におけるＰＬＬリセットパルスを発生し、このリセット
パルス位相を適当に設定することにより、ＰＬＬの初期
位相を最も早い受信位相と最も遅い受信位相の中間に設
定し、且つＰＬＬを瞬時追従形とすることによって各チ
ャネルに対し最適な位相のサンプリングクロックを得る
ようにしたので、伝送主装置と従伝送装置の距離差を拡
大することができ、また、受信信号位相と出力クロック
位相が一致するため、識別誤り確率を減少させることが
できる等の利点がある。

【図面の簡単な説明】

第１図はバス形式宅内接続系の概念図、第２図は宅内接
続系の具体的配線形態、第３図は従来のディジタル形位
相同期回路の構成図、第４図は第３図における位相同期
回路を有するＤＳＵにおける位相同期方式の説明図、第
５図は第４図における従来の位相同期方式および本発明
の多位相同期回路の一実施例におけるフレームフォーマ
ットを示す図、第６図は本発明回路の一実施例構成図、
第７図は第６図の実施例における各部信号を示すタイム
チャート、第８図は本発明回路の第２の実施例における
フレームフォーマットを示す図、第９図は本発明回路の
第２の実施例構成図、第１Ｏ図は第９図の実施例におけ
る各部信号を示すタイムチャート、第１１図は各実施例
におけるフレームビット検出回路のブロック図、第１２
図は第１１図の動作タイムチャート、第１３図は各実施
例における瞬時追従形ＰＬＬのブロック図、第１４図は
第１３図の動作タイムチャート、第１５図は第９図の実
施例におけるクロック移相回路のブロック図、第１６図
は第１５図の動作タイムチャートである。１　・ＤＳＵ、２−１〜２−、・・・端末、３　・Ｔ線
、４　・ＰＬ線、５・・・終端回路、　６・・・２値量
子化位相比較器、７・・・シーケンシャルループフィル
タ、８，１８１゜マスタークロック発振器、　　９・・
・パルス付加または除去回路、　１０．３３−１．３３
−２．３７・・・分周器、１１・・・フレーム同期用バ
イオレーション検出回路、１２・・・リセット信号発生
回路、　１３・・・４人力オアゲート、　１４・・・瞬
時追従形ＰＬＬ、　　１５−１．１５−２゜１７、２６
−１．２６−２．４５・・・オアゲート、　１６−１．
１６−２・・・クロック出力回路、　１９−１．１９−
２・・・クロック移相回路、　２０−１．２０−２・・
・ケーブルデテクタ、２１−１．２１−２・・・立ち上
がり検出回路、　２２−１．２２−２゜３１−１．３１
−２．３９・・・ＲＳフリップフロップ、　２３−１゜
Ｚ３−２．２５−１．２５−２．３２−１．３２−２．
４０．４４・・・アンドゲート、　２４−１．２４−２
．３４−１．３４−２・・・シフトレジスタ、　　２８
．４２・・・モノマルチ、２９．３８・・・遅延回路、
３０−１．３）−２，４３・・・立ち下がり検出回路、
　　あ、３５・・・セレクタ。

Claims

【特許請求の範囲】

（１）複数の信号チャネルが互いに位相差を持って時分
割多重される信号伝送系の受信用位相同期回路において
、受信した信号に瞬時に位相同期するＰＬＬと伝送フレ
ーム上のフレーム先頭ビットを検出する手段と、検出さ
れた先頭ビットの位相を基準にして最も早い受信位相と
最も遅い受信位相の中間値に上記ＰＬＬ出力を設定する
手段を備え、各チャネルを受信する直前に上記の中間値
位相にＰＬＬ出力を設定し、各チャネルに対するＰＬＬ
の追従位相量を最小化するとともに、位相の異なる複数
チャネルが多重化された伝送フレームの受信信号に対し
各チャネルごとに位相同期することを特徴とする多位相
同期回路。
（２）ＰＬＬの出力クロックパルスを各チャネル毎に１
つのチャネルが有するビット数だけ抽出する手段が、各
チャネルの第１ビットに対応するクロック位相を遅らせ
、チャネルの最終ビットに対応するクロック位相を早め
るように制御することを特徴とする特許請求の範囲第１
項記載の多位相同期回路。