JPH0828699B2 - 位相同期回路 - Google Patents
位相同期回路Info
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- JPH0828699B2 JPH0828699B2 JP62090410A JP9041087A JPH0828699B2 JP H0828699 B2 JPH0828699 B2 JP H0828699B2 JP 62090410 A JP62090410 A JP 62090410A JP 9041087 A JP9041087 A JP 9041087A JP H0828699 B2 JPH0828699 B2 JP H0828699B2
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- JP
- Japan
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- clock
- phase
- generation circuit
- circuit
- gen
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- Time-Division Multiplex Systems (AREA)
- Small-Scale Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔概要〕 LAN（Local Area Network）、ISDN（Integrated Serv
ice Digital Network）等の主局と複数の従局がバス形
態で結ばれている通信システムにおける主局の位相同期
回路で、受信データのフレームビットを検出し、その検
出結果によりクロック発生回路（分周回路、DPLL等）を
リセットすることで同期を取る位相同期回路において、
バス上の端末の挿抜により生じるクロックの挿抜を避け
るため、タイミング信号発生回路で生成したタイミング
にフレーム位相が移動した場合、クロックの挿抜があっ
たと判断し、パルス発生回路あるいはマスク発生回路に
よりクロックを挿入、マスクするようにした。
ice Digital Network）等の主局と複数の従局がバス形
態で結ばれている通信システムにおける主局の位相同期
回路で、受信データのフレームビットを検出し、その検
出結果によりクロック発生回路（分周回路、DPLL等）を
リセットすることで同期を取る位相同期回路において、
バス上の端末の挿抜により生じるクロックの挿抜を避け
るため、タイミング信号発生回路で生成したタイミング
にフレーム位相が移動した場合、クロックの挿抜があっ
たと判断し、パルス発生回路あるいはマスク発生回路に
よりクロックを挿入、マスクするようにした。
本発明は、LAN、ISDN等の主局と複数の従局がバス形
態で結ばれている通信システムに用いられる位相同期回
路に関する。
態で結ばれている通信システムに用いられる位相同期回
路に関する。
例えば、ISDNにおけるユーザ・網インタフェースとし
て、CCITTにおいてＩシリーズ勧告群として勧告され、
Ｉインタフェースと呼ばれているものがある。このＩイ
ンタフェース中の基本アクセスにおけるレイヤ１（Ｉ−
430）の諸元を表１に示し、伝送路上のフレーム構成を
第９図に示す。
て、CCITTにおいてＩシリーズ勧告群として勧告され、
Ｉインタフェースと呼ばれているものがある。このＩイ
ンタフェース中の基本アクセスにおけるレイヤ１（Ｉ−
430）の諸元を表１に示し、伝送路上のフレーム構成を
第９図に示す。
Ｉインタフェースの特徴は線路を４線とし、主局とな
る網終端装置（NT:Network Termination）と複数の加入
者端末（TE:Terminal Equipment）との接続形態をバス
形態としている点である。また諸元でも示されるように
伝送符号として三値符号である100％AMIを用い、フレー
ム信号としてバイオレーションを用いている。バス形態
を用いているために、上り方向（TE→NT）では第10図に
示すように、それぞれ異なる距離にある各端末TEよりデ
ータが主局NTに向けられ送出されるため、主局NTの入力
端でパルスに位相差（往復伝搬時間2Tpiによる）が生
じ、アイパターンの開口部が狭くなる。その位相差2Tpi
が１タイムスロット以上になるとアイパターンの開口部
が無くなり、主局NTでは各端末TEからのデータを読めな
くなる。主局NT側で各端末TEからのデータを安定して読
み取るためにはNT−TE間の往復伝搬時間2Tpiが１タイム
スロットより小さくなるようにする必要がある。従っ
て、バスの長さに制限が必要となってくる。Ｉインタフ
ェースでは、第11図に示すように配線形態を三つに分
け、各々についてバス長制限を規定している。
る網終端装置（NT:Network Termination）と複数の加入
者端末（TE:Terminal Equipment）との接続形態をバス
形態としている点である。また諸元でも示されるように
伝送符号として三値符号である100％AMIを用い、フレー
ム信号としてバイオレーションを用いている。バス形態
を用いているために、上り方向（TE→NT）では第10図に
示すように、それぞれ異なる距離にある各端末TEよりデ
ータが主局NTに向けられ送出されるため、主局NTの入力
端でパルスに位相差（往復伝搬時間2Tpiによる）が生
じ、アイパターンの開口部が狭くなる。その位相差2Tpi
が１タイムスロット以上になるとアイパターンの開口部
が無くなり、主局NTでは各端末TEからのデータを読めな
くなる。主局NT側で各端末TEからのデータを安定して読
み取るためにはNT−TE間の往復伝搬時間2Tpiが１タイム
スロットより小さくなるようにする必要がある。従っ
て、バスの長さに制限が必要となってくる。Ｉインタフ
ェースでは、第11図に示すように配線形態を三つに分
け、各々についてバス長制限を規定している。
即ち、第11図（ａ）のシンプル（Simple）バスでは主
局NTと端末TEの距離は最大150m、バス−端末間距離は10
m、（ｂ）のエクステンデッド（Extended）バスではNT
−TE間は最大500m、TE間距離は50m、バス−端末間は10
m、（ｃ）の１対１（Point to Point）型ではNT−TE間
が最大1Kmである。
局NTと端末TEの距離は最大150m、バス−端末間距離は10
m、（ｂ）のエクステンデッド（Extended）バスではNT
−TE間は最大500m、TE間距離は50m、バス−端末間は10
m、（ｃ）の１対１（Point to Point）型ではNT−TE間
が最大1Kmである。
主局NTにおける位相同期方式としては、シンプルバス
の場合は、TE間距離が大きくNT受信点において大きな信
号位相差があり、DPLL（Digital Phase Locked Loop）
方式では大きなクロックジッタを生じるためデータを安
定して読み取ることができないので、距離制限（Bus長
＝max.150m:Round Trid Delay＝max.4μ s）を利用して
固定位相でサンプリングする方法がよい。NT−TE間距離
の長い１対１型あるいはエクステンデッドバスの場合は
１タイムスロット以上の遅れがあるので固定クロックは
採用できないが、TE間距離が短くこれによる位相差は無
視しうることから、DPLL方式とするのがよい。
の場合は、TE間距離が大きくNT受信点において大きな信
号位相差があり、DPLL（Digital Phase Locked Loop）
方式では大きなクロックジッタを生じるためデータを安
定して読み取ることができないので、距離制限（Bus長
＝max.150m:Round Trid Delay＝max.4μ s）を利用して
固定位相でサンプリングする方法がよい。NT−TE間距離
の長い１対１型あるいはエクステンデッドバスの場合は
１タイムスロット以上の遅れがあるので固定クロックは
採用できないが、TE間距離が短くこれによる位相差は無
視しうることから、DPLL方式とするのがよい。
以上のことから、接続形態が異なる場合はクロック方
式が異なるNTを用意する必要があり、不便でありコスト
高となるため、これらの接続形態に１台のNTで適応でき
るような位相同期回路技術が望まれている。また、第11
図のようなバス長制限があるとユーザとしては使いにく
いシステムとなるため、バス長制限をできるだけ拡張す
る技術が要求されている。
式が異なるNTを用意する必要があり、不便でありコスト
高となるため、これらの接続形態に１台のNTで適応でき
るような位相同期回路技術が望まれている。また、第11
図のようなバス長制限があるとユーザとしては使いにく
いシステムとなるため、バス長制限をできるだけ拡張す
る技術が要求されている。
Ｉインタフェースの主局（NT）等に適用される位相同
期回路として、第11図に示す各接続形態を収容し得るだ
けでなく、NT−TE間距離に関しては制限を受けずまたTE
−TE間距離に関しては最大１タイムスロットの80％程度
の時間に相当する距離まで延長可能となり、バス長の制
限を緩和することができるフィード・フォワード型固定
タイミング方式（FFFT方式）の位相同期回路を本発明者
は別途提案している。本方式の構成を第12図に示し、ま
たその動作を説明するタイムチャートを第13図に示す。
この図でFDETはフレーム位相検出回路、RST−GENは遅延
回路、CK−GENは1/Nカウンタである。
期回路として、第11図に示す各接続形態を収容し得るだ
けでなく、NT−TE間距離に関しては制限を受けずまたTE
−TE間距離に関しては最大１タイムスロットの80％程度
の時間に相当する距離まで延長可能となり、バス長の制
限を緩和することができるフィード・フォワード型固定
タイミング方式（FFFT方式）の位相同期回路を本発明者
は別途提案している。本方式の構成を第12図に示し、ま
たその動作を説明するタイムチャートを第13図に示す。
この図でFDETはフレーム位相検出回路、RST−GENは遅延
回路、CK−GENは1/Nカウンタである。
伝送符号は三値のAMI符号であるため、レシーバから
受信データとして＋側RD＋と−側RD−に分け、フレーム
位相検出回路FDETに入力する。フレーム位相検出回路で
はフレーム位相を検出し、各フレーム位相でパルスRFを
出力する。ここでは、第13図のRFに示されるようにフ
レームパルスＦの立ち下がりでパルスRFを出力してい
る。これは次の理由による。即ちＩインタフェースの場
合、フレームとしてバイオレーションを用いているの
で、フレーム位相を立ち上がりで検出しようとすると、
フレームの前ビットＬがパルスの場合はフレーム位相が
判らない。従ってフレーム位相は立ち下がりで検出する
のがよい。なお、複数の端末TEがフレームビットを出力
しているとき、このフレーム立ち下がり位相は主局NTよ
り最近の端末TEの出力フレームの立ち下がりに一致する
ので、この立下りのジッターは小さい。フレーム同期検
出回路が出力するパルスRFは遅延回路RST−GENに入力さ
れ、適当な遅延を与えられる。この遅延させた信号RST
により、7.68MHzのマスタクロックMCKを1/40に分周して
192KHzのクロックCLKを作る1/N分周回路CK−GENをリセ
ットし、クロックCLKを受信フレームに同期させる。
受信データとして＋側RD＋と−側RD−に分け、フレーム
位相検出回路FDETに入力する。フレーム位相検出回路で
はフレーム位相を検出し、各フレーム位相でパルスRFを
出力する。ここでは、第13図のRFに示されるようにフ
レームパルスＦの立ち下がりでパルスRFを出力してい
る。これは次の理由による。即ちＩインタフェースの場
合、フレームとしてバイオレーションを用いているの
で、フレーム位相を立ち上がりで検出しようとすると、
フレームの前ビットＬがパルスの場合はフレーム位相が
判らない。従ってフレーム位相は立ち下がりで検出する
のがよい。なお、複数の端末TEがフレームビットを出力
しているとき、このフレーム立ち下がり位相は主局NTよ
り最近の端末TEの出力フレームの立ち下がりに一致する
ので、この立下りのジッターは小さい。フレーム同期検
出回路が出力するパルスRFは遅延回路RST−GENに入力さ
れ、適当な遅延を与えられる。この遅延させた信号RST
により、7.68MHzのマスタクロックMCKを1/40に分周して
192KHzのクロックCLKを作る1/N分周回路CK−GENをリセ
ットし、クロックCLKを受信フレームに同期させる。
遅延回路RST−GENで与える遅延は次のように求まる。
即ち、第14図に示すように、伝送データの１タイムスロ
ットを5.2μｓ、TE間距離Ddiffに対応する時間として１
タイムスロットの約80％、4.0μｓ（これはシンプルバ
スのラウンド トリップ ディレイに等しい）を当てる
と、アイは1.2μｓとなる。このアイの真中をクロック
で打抜くには、最近TEのフレームパルスの立ち下がり点
より4.6μｓの位置にクロックの立ち上がりが来るよう
に、カウンタをリセットすればよい。ただし、クロック
のロー（LOW）部分が2.6μｓあるため、遅延量は4.6−
2.6＝2.0μｓとなる。
即ち、第14図に示すように、伝送データの１タイムスロ
ットを5.2μｓ、TE間距離Ddiffに対応する時間として１
タイムスロットの約80％、4.0μｓ（これはシンプルバ
スのラウンド トリップ ディレイに等しい）を当てる
と、アイは1.2μｓとなる。このアイの真中をクロック
で打抜くには、最近TEのフレームパルスの立ち下がり点
より4.6μｓの位置にクロックの立ち上がりが来るよう
に、カウンタをリセットすればよい。ただし、クロック
のロー（LOW）部分が2.6μｓあるため、遅延量は4.6−
2.6＝2.0μｓとなる。
上記のＩインタフェースの主局NTにおける位相同期回
路では、端末の挿抜による出力クロックの挿抜が生じ
る。これはFFFTでは、クロックは最近端末からのフレー
ム信号に同期することに由来するもので、システム動作
中、ある端末が新しく接続されて動作を始め又は動作中
のものが動作停止すると、それが最近端末ならこの挿脱
で最近端末の変更があり、リセット点が変ることになっ
て、これがクロック挿脱を生じ、フレーム同期外れを招
く恐れがある。
路では、端末の挿抜による出力クロックの挿抜が生じ
る。これはFFFTでは、クロックは最近端末からのフレー
ム信号に同期することに由来するもので、システム動作
中、ある端末が新しく接続されて動作を始め又は動作中
のものが動作停止すると、それが最近端末ならこの挿脱
で最近端末の変更があり、リセット点が変ることになっ
て、これがクロック挿脱を生じ、フレーム同期外れを招
く恐れがある。
例えば、第15図に示されるように主局NTから最遠端の
端末TE1が通信中に最近端に端末TE2が挿入された場合
、カウンタのリセットRSTが前進する。そのためカウ
ンタの出力クロックCLKが１クロック抜ける。また逆
に、第16図に示されるように主局NTから最遠端の端末TE
1が通信中に最近端の端末TE2が抜けた場合、カウン
タのリセットRSTが後退する。その結果カウンタの出力
クロックCLKに１クロックが挿入される。フレーム同期
回路は一般には同期式（例えば１フレーム48ビットであ
れば、フレーム同期回路内に48ビットカウンタ持ち受信
フレーム位相との一致を比較し、フレームの同期を確認
する方式）が用いられているため、上記のようなクロッ
クの挿抜があるとフレーム同期が外れるという問題があ
る。
端末TE1が通信中に最近端に端末TE2が挿入された場合
、カウンタのリセットRSTが前進する。そのためカウ
ンタの出力クロックCLKが１クロック抜ける。また逆
に、第16図に示されるように主局NTから最遠端の端末TE
1が通信中に最近端の端末TE2が抜けた場合、カウン
タのリセットRSTが後退する。その結果カウンタの出力
クロックCLKに１クロックが挿入される。フレーム同期
回路は一般には同期式（例えば１フレーム48ビットであ
れば、フレーム同期回路内に48ビットカウンタ持ち受信
フレーム位相との一致を比較し、フレームの同期を確認
する方式）が用いられているため、上記のようなクロッ
クの挿抜があるとフレーム同期が外れるという問題があ
る。
本発明はこの点を改善し、最近端末の挿脱があって
も、クロック挿脱が生じないようにしようとするもので
ある。
も、クロック挿脱が生じないようにしようとするもので
ある。
本発明の位相同期回路の構成は、１台の主局（NT）と
複数の従局（TE）がバス形態で接続されている通信シス
テムの該主局に設けられ、 フレーム位相検出回路（FDET）と、リセット発生回路
（RST−GEN）と、マスタクロック（MCK）からデータ読
み取りクロック（CLK）を発生するクロック発生回路（C
K−GEN）を持ち、フレーム位相検出回路により検出され
たフレーム位相（RF）より適当な遅延後にリセット信号
（RST）を前記リセット信号発生回路により発生し、得
られた信号（RST）によりクロック発生回路をリセット
することで位相同期を取る位相同期回路において、 該クロック発生回路の出力クロックが読み取りデータ
に対しクロック抜けを引き起この位相のリセット信号
（RST）を生成する前記フレーム位相（RF）の範囲を示
す第１のタイミング（T1）及び該クロック発生回路の出
力クロックが読み取りデータに対しクロック増加を引き
起こす位相のリセット信号（RST）を生成する前記フレ
ーム位相（RF）の範囲を示す第２のタイミング（T2）を
前記フレーム位相（RF）及び前記データ読み取りクロッ
ク（CLK）から生成するタイミング信号発生回路（TM−G
EN）と、 前記フレーム位相（RF）が第１のタイミング（T1）に
ある時、適当な位相にパルス信号（Ｐ）を発生するパル
ス発生回路（Ｐ−GEN）と、 及び、前記フレーム位相（RF）が第２のタイミング
（T2）にある時、適当な位相にマスク信号（MSK）を発
生するマスク発生回路（MSK−GEN）と、 前記フレーム位相（RF）が第１のタイミング（T1）に
移動した場合クロックの抜けがあったと判断して前記デ
ータ読み取りクロック（CLK）に対し前記パルス信号
（Ｐ）によりクロックを挿入し、また前記フレーム位相
（RF）が第２のタイミング（T2）に移動した場合クロッ
クの挿入があったと判断して前記データ読み取りクロッ
ク（CLK）に対し前記マクス信号（MSK）によりクロック
のマスクをするようにしてデータ読み取りクロック（CL
K）を補正する手段と、を備えていることを特徴とす
る。
複数の従局（TE）がバス形態で接続されている通信シス
テムの該主局に設けられ、 フレーム位相検出回路（FDET）と、リセット発生回路
（RST−GEN）と、マスタクロック（MCK）からデータ読
み取りクロック（CLK）を発生するクロック発生回路（C
K−GEN）を持ち、フレーム位相検出回路により検出され
たフレーム位相（RF）より適当な遅延後にリセット信号
（RST）を前記リセット信号発生回路により発生し、得
られた信号（RST）によりクロック発生回路をリセット
することで位相同期を取る位相同期回路において、 該クロック発生回路の出力クロックが読み取りデータ
に対しクロック抜けを引き起この位相のリセット信号
（RST）を生成する前記フレーム位相（RF）の範囲を示
す第１のタイミング（T1）及び該クロック発生回路の出
力クロックが読み取りデータに対しクロック増加を引き
起こす位相のリセット信号（RST）を生成する前記フレ
ーム位相（RF）の範囲を示す第２のタイミング（T2）を
前記フレーム位相（RF）及び前記データ読み取りクロッ
ク（CLK）から生成するタイミング信号発生回路（TM−G
EN）と、 前記フレーム位相（RF）が第１のタイミング（T1）に
ある時、適当な位相にパルス信号（Ｐ）を発生するパル
ス発生回路（Ｐ−GEN）と、 及び、前記フレーム位相（RF）が第２のタイミング
（T2）にある時、適当な位相にマスク信号（MSK）を発
生するマスク発生回路（MSK−GEN）と、 前記フレーム位相（RF）が第１のタイミング（T1）に
移動した場合クロックの抜けがあったと判断して前記デ
ータ読み取りクロック（CLK）に対し前記パルス信号
（Ｐ）によりクロックを挿入し、また前記フレーム位相
（RF）が第２のタイミング（T2）に移動した場合クロッ
クの挿入があったと判断して前記データ読み取りクロッ
ク（CLK）に対し前記マクス信号（MSK）によりクロック
のマスクをするようにしてデータ読み取りクロック（CL
K）を補正する手段と、を備えていることを特徴とす
る。
第１図は本発明の原理図であり、フレーム位相検出回
路FDET、リセット信号発生回路（遅延回路）RST−GEN、
クロック発生回路（1/Nカウンタ）CK−GEN、タイミング
信号発生回路TM−GEN、パルス発生回路Ｐ−GEN、および
マスク発生回路MSK−GENからなる。
路FDET、リセット信号発生回路（遅延回路）RST−GEN、
クロック発生回路（1/Nカウンタ）CK−GEN、タイミング
信号発生回路TM−GEN、パルス発生回路Ｐ−GEN、および
マスク発生回路MSK−GENからなる。
第２図に通常時の動作タイムチャートを示す。レシー
バから受信データRDが出力され、これはフレーム位相検
出回路FDETに入力される。フレーム位相検出回路ではフ
レーム位相を検出し、各フレーム位相でパルスRFを出力
する。タイミング信号発生回路TM−GENでは該RFおよび
出力クロックCLKを入力され、クロックを抜取る可能性
があるパルスRFの移動範囲を示すタイミングT1と、クロ
ックを挿入する可能性があるパルスRFの移動範囲を示す
タイミングT2を出力する。T1,T2は図示のようにＦの始
端側1/2タイムスロット、D1の後端側1/2タイムスロット
に相当する。マスタクロックMCKより、位相調整した伝
送速度のクロックCLKを作るクロック発生回路CK−GENの
リセット信号はリセット信号発生回路RST−GENにより生
成される。リセット信号発生回路は通常時はRFに適当な
遅延を与えてリセット信号RSTとし、これでクロック発
生回路をリセットしている。パルス発生回路Ｐ−GENは
通常時はパルスを出力しないので、その出力Ｐは“0"を
保っている。同様に、マスク発生回路MSK−GENは通常時
はマスクを出力しないので、その出力MSKは“1"を保っ
ている。従って挿脱されるクロックはなく、出力される
クロックCLKはクロック発生器CK−GENが発生したものそ
れ自体である。
バから受信データRDが出力され、これはフレーム位相検
出回路FDETに入力される。フレーム位相検出回路ではフ
レーム位相を検出し、各フレーム位相でパルスRFを出力
する。タイミング信号発生回路TM−GENでは該RFおよび
出力クロックCLKを入力され、クロックを抜取る可能性
があるパルスRFの移動範囲を示すタイミングT1と、クロ
ックを挿入する可能性があるパルスRFの移動範囲を示す
タイミングT2を出力する。T1,T2は図示のようにＦの始
端側1/2タイムスロット、D1の後端側1/2タイムスロット
に相当する。マスタクロックMCKより、位相調整した伝
送速度のクロックCLKを作るクロック発生回路CK−GENの
リセット信号はリセット信号発生回路RST−GENにより生
成される。リセット信号発生回路は通常時はRFに適当な
遅延を与えてリセット信号RSTとし、これでクロック発
生回路をリセットしている。パルス発生回路Ｐ−GENは
通常時はパルスを出力しないので、その出力Ｐは“0"を
保っている。同様に、マスク発生回路MSK−GENは通常時
はマスクを出力しないので、その出力MSKは“1"を保っ
ている。従って挿脱されるクロックはなく、出力される
クロックCLKはクロック発生器CK−GENが発生したものそ
れ自体である。
最近TEが挿入された場合（第15図）の動作タイムチャ
ートを第３図に示す。最遠端の端末TE1が通信中に、
最近端に端末TE2が挿入されると、受信フレーム位相R
Fが少ない遅延の方にずれ、タイミング信号発生回路の
出力T1の範囲内に含まれるようになる。この時、パルス
発生回路Ｐ−GENではパルスＰを出力し、その結果オア
ゲートG1でクロックが挿入され、第３図のクロックが
出力される。このパルスＰは、T1とRFのアンドをとり、
遅延させてフリップフロップをセットさせ、それをRST
でリセットして作る。なおマスク発生回路MSK−GENの出
力は“1"に保たれる。
ートを第３図に示す。最遠端の端末TE1が通信中に、
最近端に端末TE2が挿入されると、受信フレーム位相R
Fが少ない遅延の方にずれ、タイミング信号発生回路の
出力T1の範囲内に含まれるようになる。この時、パルス
発生回路Ｐ−GENではパルスＰを出力し、その結果オア
ゲートG1でクロックが挿入され、第３図のクロックが
出力される。このパルスＰは、T1とRFのアンドをとり、
遅延させてフリップフロップをセットさせ、それをRST
でリセットして作る。なおマスク発生回路MSK−GENの出
力は“1"に保たれる。
最近TEが抜けた場合（第16図）の動作タイムチャート
を第４図に示す。最遠端の端末TE1が通信中に最近端
の端末TE2が抜けると、受信フレーム位相RFが大きい
遅延の方にずれ、RFはタイミング信号発生回路の出力T2
の範囲内に含まれる。この時、マスク発生回路ではマス
ク出力MSKを出力し、アンドゲートG2を閉じてクロック
発生回路CK−GENの出力クロックにマスクをかけ、第４
図のクロックにする。この時、パルス発生回路の出力
は“0"に保たれる。マスク出力MSKはRFとT2のアンドで
フリップフロップをリセットし、それをRSTでセットし
て作る。
を第４図に示す。最遠端の端末TE1が通信中に最近端
の端末TE2が抜けると、受信フレーム位相RFが大きい
遅延の方にずれ、RFはタイミング信号発生回路の出力T2
の範囲内に含まれる。この時、マスク発生回路ではマス
ク出力MSKを出力し、アンドゲートG2を閉じてクロック
発生回路CK−GENの出力クロックにマスクをかけ、第４
図のクロックにする。この時、パルス発生回路の出力
は“0"に保たれる。マスク出力MSKはRFとT2のアンドで
フリップフロップをリセットし、それをRSTでセットし
て作る。
こうして第１図の回路により、挿入された１クロック
を除去し、除去された１クロックを挿入し、クロック挿
脱のない出力クロックCLKが得られる。
を除去し、除去された１クロックを挿入し、クロック挿
脱のない出力クロックCLKが得られる。
第５図に本発明の実施例を示す。これは前記FFFT方式
の位相同期回路に適用したものである。本例では第１図
のRST−GEN,P−GEN,MSK−GEN,G1,G2の代りにロード信号
発生回路LD−GEN、クリア信号発生回路CR−GENを設けて
いる。
の位相同期回路に適用したものである。本例では第１図
のRST−GEN,P−GEN,MSK−GEN,G1,G2の代りにロード信号
発生回路LD−GEN、クリア信号発生回路CR−GENを設けて
いる。
第６図に通常時の動作タイムチャートを示す。伝送符
号は三値のAMI符号であるため、レシーバから受信デー
タとして＋側RD＋と−側RD−に分けて、フレーム位相検
出回路FDETに入力する。フレーム位相検出回路ではフレ
ーム位相を検出し、各フレーム位相でパルスRFを出力す
る。タイミング出力発生回路TM−GENではこのRFおよび
出力クロックであるCLKにより、クロックが抜ける可能
性があるRFの移動範囲を示すタイミングT1と、クロック
が挿入される可能性があるRFの移動範囲を示すタイミン
グT2を出力する。クロック発生回路である分周回路CK−
GENのロード信号はロード信号発生回路LD−GENにより生
成される。通常時はRFに適当な遅延（ここでは2.0μ
ｓ）を与えロード信号LDを出力している。クロック発生
回路CK−GENはLDが入力されると、ロード信号発生回路L
D−GENより出力され端子１に入力される信号をロード
し（は通常時はオール“0"、従ってこれでクリアされ
る）、マスタクロックMCKより伝送速度のかつ位相調整
したクロックCLKを作っている。クリア信号発生回路CR
−GENは通常時はパルスを出力しないので、その出力CR
は“0"を保っている。
号は三値のAMI符号であるため、レシーバから受信デー
タとして＋側RD＋と−側RD−に分けて、フレーム位相検
出回路FDETに入力する。フレーム位相検出回路ではフレ
ーム位相を検出し、各フレーム位相でパルスRFを出力す
る。タイミング出力発生回路TM−GENではこのRFおよび
出力クロックであるCLKにより、クロックが抜ける可能
性があるRFの移動範囲を示すタイミングT1と、クロック
が挿入される可能性があるRFの移動範囲を示すタイミン
グT2を出力する。クロック発生回路である分周回路CK−
GENのロード信号はロード信号発生回路LD−GENにより生
成される。通常時はRFに適当な遅延（ここでは2.0μ
ｓ）を与えロード信号LDを出力している。クロック発生
回路CK−GENはLDが入力されると、ロード信号発生回路L
D−GENより出力され端子１に入力される信号をロード
し（は通常時はオール“0"、従ってこれでクリアされ
る）、マスタクロックMCKより伝送速度のかつ位相調整
したクロックCLKを作っている。クリア信号発生回路CR
−GENは通常時はパルスを出力しないので、その出力CR
は“0"を保っている。
最近TEが挿入された場合（第15図）の動作タイムチャ
ートを第７図に示す。最遠端の端末TE1が通信中に、
最近端に端末TE2が挿入されると、受信フレーム位相R
Fがずれ、タイミング信号発生回路の出力T1の範囲内に
含まれるようになる。この時、ロード信号発生回路では
クロック発生回路のロード時の入力データをオール
“1"に設定する。そこで、ロード信号LDがクロック発生
回路に入力されるとクロック発生回路は入力データ1111
……をロードするため、その出力クロックは第７図の
如く一旦“1"となり、次のマスタクロックの立ち上がり
により“0"となり、こうしてクロックが挿入される。即
ち、ここでのロード信号発生回路が上記本発明の原理図
で示されているリセット信号発生回路とパルス発生回路
を兼ねた形となっている。ここでは挿入されるパルスの
幅が0.1μｓとなっているため、RFからのLDの遅延を1.9
μｓとする。またクリア信号発生回路の出力CRは“0"に
保たれる。
ートを第７図に示す。最遠端の端末TE1が通信中に、
最近端に端末TE2が挿入されると、受信フレーム位相R
Fがずれ、タイミング信号発生回路の出力T1の範囲内に
含まれるようになる。この時、ロード信号発生回路では
クロック発生回路のロード時の入力データをオール
“1"に設定する。そこで、ロード信号LDがクロック発生
回路に入力されるとクロック発生回路は入力データ1111
……をロードするため、その出力クロックは第７図の
如く一旦“1"となり、次のマスタクロックの立ち上がり
により“0"となり、こうしてクロックが挿入される。即
ち、ここでのロード信号発生回路が上記本発明の原理図
で示されているリセット信号発生回路とパルス発生回路
を兼ねた形となっている。ここでは挿入されるパルスの
幅が0.1μｓとなっているため、RFからのLDの遅延を1.9
μｓとする。またクリア信号発生回路の出力CRは“0"に
保たれる。
最近TEが抜けた場合（第16図）の動作タイムチャート
を第８図に示す。最遠端の端末TE1が通信中に最近端
に端末TE2が抜けると、受信フレーム位相RFがずれ、
タイミング信号発生回路の出力T2の範囲内に含まれるよ
うになる。この時、クリア信号発生回路ではRFの位相で
クリア信号CRを出力し、クロック発生回路をクリアす
る。その結果ロード前のクロックにクリアがかかり、マ
スクをかけた場合と同様の効果が得られる。即ち、ここ
でのクリア信号発生回路が上記本発明の原理図で示され
ているマスク発生回路の動作を行っている。この時、ロ
ード信号発生回路は通常時と同じ動作となる。
を第８図に示す。最遠端の端末TE1が通信中に最近端
に端末TE2が抜けると、受信フレーム位相RFがずれ、
タイミング信号発生回路の出力T2の範囲内に含まれるよ
うになる。この時、クリア信号発生回路ではRFの位相で
クリア信号CRを出力し、クロック発生回路をクリアす
る。その結果ロード前のクロックにクリアがかかり、マ
スクをかけた場合と同様の効果が得られる。即ち、ここ
でのクリア信号発生回路が上記本発明の原理図で示され
ているマスク発生回路の動作を行っている。この時、ロ
ード信号発生回路は通常時と同じ動作となる。
以上説明したように本発明回路では端末挿脱時に発生
する恐れのある１クロック挿脱を回避して正常なクロッ
クを発生し、フレーム同期外れを回避することができ
る。
する恐れのある１クロック挿脱を回避して正常なクロッ
クを発生し、フレーム同期外れを回避することができ
る。
第１図は本発明の原理図、 第２図は第１図の通常時のタイムチャート、 第３図は端末挿入時のタイムチャート、 第４図は端末除去時のタイムチャート、 第５図は本発明の実施例を示すブロック図、 第６図は第５図の通常時のタイムチャート、 第７図は端末挿入時のタイムチャート、 第８図は端末除去時のタイムチャート、 第９図はＩインタフェースのフレーム構成を示す説明
図、 第10図はバス接続におけるタイミング上の説明図、 第11図はＩインタフェースにおける配線形態の説明図、 第12図は既提案回路の構成を示すブロック図、 第13図は第12図の各部の入出力波形図、 第14図は遅延量算出要領の説明図、 第15図は端末挿入時の問題点の説明図、 第16図は端末除去時の問題点の説明図である。
図、 第10図はバス接続におけるタイミング上の説明図、 第11図はＩインタフェースにおける配線形態の説明図、 第12図は既提案回路の構成を示すブロック図、 第13図は第12図の各部の入出力波形図、 第14図は遅延量算出要領の説明図、 第15図は端末挿入時の問題点の説明図、 第16図は端末除去時の問題点の説明図である。
Claims (1)
- 【請求項１】１台の主局（NT）と複数の従局（TE）がバ
ス形態で接続されている通信システムの該主局に設けら
れ、 フレーム位相検出回路（FDET）と、リセット発生回路
（RST−GEN）と、マスタクロック（MCK）からデータ読
み取りクロック（CLK）を発生するクロック発生回路（C
K−GEN）を持ち、フレーム位相検出回路により検出され
たフレーム位相（RF）より適当な遅延後にリセット信号
（RST）を前記リセット信号発生回路により発生し、得
られた信号（RST）によりクロック発生回路をリセット
することで位相同期を取る位相同期回路において、 該クロック発生回路の出力クロックが読み取りデータに
対しクロック抜けを引き起こす位相のリセット信号（RS
T）を生成する前記フレーム位相（RF）の範囲を示す第
１のタイミング（T1）及び該クロック発生回路の出力ク
ロックが読み取りデータに対しクロック増加を引き起こ
す位相のリセット信号（RST）を生成する前記フレーム
位相（RF）の範囲を示す第２のタイミング（T2）を前記
フレーム位相（RF）及び前記データ読み取りクロック
（CLK）から生成するタイミング信号発生回路（TM−GE
N）と、 前記フレーム位相（RF）が第１のタイミング（T1）にあ
る時、適当な位相にパルス信号（Ｐ）を発生するパルス
発生回路（Ｐ−GEN）と、 及び、前記フレーム位相（RF）が第２のタイミング（T
2）にある時、適当な位相にマスク信号（MSK）を発生す
るマスク発生回路（MSK−GEN）と、 前記フレーム位相（RF）が第１のタイミング（T1）に移
動した場合クロックの抜けがあったと判断して前記デー
タ読み取りクロック（CLK）に対し前記パルス信号
（Ｐ）によりクロックを挿入し、また前記フレーム位相
（RF）が第２のタイミング（T2）に移動した場合クロッ
クの挿入があったと判断して前記データ読み取りクロッ
ク（CLK）に対し前記マクス信号（MSK）によりクロック
のマスクをするようにしてデータ読み取りクロック（CL
K）を補正する手段と、を備えていることを特徴とする
位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62090410A JPH0828699B2 (ja) | 1987-04-13 | 1987-04-13 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62090410A JPH0828699B2 (ja) | 1987-04-13 | 1987-04-13 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63256025A JPS63256025A (ja) | 1988-10-24 |
| JPH0828699B2 true JPH0828699B2 (ja) | 1996-03-21 |
Family
ID=13997814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62090410A Expired - Fee Related JPH0828699B2 (ja) | 1987-04-13 | 1987-04-13 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828699B2 (ja) |
-
1987
- 1987-04-13 JP JP62090410A patent/JPH0828699B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63256025A (ja) | 1988-10-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |