JPS63256025A - 位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 Ｌ　ＡＮ　（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）
　、ｌ５ＤＮ　（ＩｎｔｅｇｒａＬｅｄ　　５ｅｒｖｉ
ｃｅ　Ｄｉｇｉｔａｌ　Ｎｅｔｗｏｒｋ）等の主局と複
数の従局がバス形態で結ばれている通信システムにおけ
る主局の位相同期回路で、受信データのフレームピント
を検出し、その検出結果によりクロック発生回路（分周
回路、ＤＰＬＬ等）をリセットすることで同期を堆る位
相同期回路において、バス上の端末の挿抜により生じる
クロックの挿抜を避けるため、タイミング信号発生回路
で生成したタイミ、グにフレーム位相が移動した場合、
クロックの挿抜かあったと判断し、パルス発生回路ある
いはマスク発生回路によりクロックを挿入、マスクする
ようにした。

（産業上の利用分野〕 本発明は、ＬＡＮ、ｌ５ＤＮ　　等の主局と複数の従局
がバス形態で結ばれている通信システムに用いられる位
相同期回路に関する。

例えば、ｌ５ＤＮにおけるユーザ・網インタフェースと
して、ＣＣＩＴＴにおいてＩシリーズ勧告群として勧告
され、■インタフェースと呼ばれているものがある。こ
のｌインタフェース中の基本アクセスにおけるレイヤ１
（１−４３０）の諸元を表１に示し、伝送路上のフレー
ム構成を第９図に示す。

表１．　　ＣＣＩＴＴ−１シリ一ズ勧告諸元■インタフ
ェースの特徴は線路を４線とし、主局となる網終端装置
（ＮＴ　：　Ｎｅｔｗｏｒｋ　Ｔｅｒｍｉｎａｔｉｏｎ
　）と複数の加入者端末（Ｔ　Ｅ　：　Ｔｅｒａ＋１ｎ
ａｌ　ｔＥｑｕｉｐｓｅｎｔ）との接続形態をバス形態
としている点である。また諸元でも示されるように伝送
符号として三値符号である１００％ＡＭＩを用い、フレ
ーム信号としてバイオレーションを用いている。バス形
態を用いているために、上り方向（ＴＥ−ＮＴ）では第
１０図に示すように、それぞれ異なる距離にある各端末
ＴＥよりデータが主局ＮＴに向けられ送出されるため、
主局ＮＴの入力端でパルスに位相差（往復伝搬時間２Ｔ
ｐｉによる）が生じ、アイパターンの開口部が狭くなる
。その位相差２Ｔｐｉが１タイムスロツト以上になると
アイパターンの開口部が無くなり、主局ＮＴでは各端末
ＴＥからのデータを読めなくなる。主局ＮＴ側で各端末
ＴＥからのデータを安定して読み取るためにはＮＴ−７
２間の往復伝搬時間２Ｔｐｉが１タイムスロツトより小
さくなるようにする必要がある。従って、バスの長さに
制限が必要となってくる。■インタフェースでは、第１
１図に示すように配線形態を三つに分け、各々について
バス長制限を規定している。

即ち、第１１図（ａ）のシンプル（Ｓｉｍｐｌｅ）バス
では主局ＮＴと端末ＴＥの距離は最大１５０ｍ、バス一
端末間距離は１０ｍ５（ｂ）のエクステンデッド（Ｅｘ
ｔｅｎｄｅｄ）バスではＮＴ−７２間は最大５００ｍ、
ＴＥ間距離は５０ｍ１バス一端末間は１０ｍ１（Ｃ）の
１対１　（Ｐｏｉｎｔ　ｔｏ　Ｐｏ１ｎｔ）型ではＮＴ
−７２間が量大Ｉ　Ｋｎ＋である。

主局ＮＴにおける位相同期方式としては、シンプルバス
の場合は、ＴＥ間距離が大きくＮＴ受信点において大き
な信号位相差があり、ＤＰＬＬ　（ＤｉｇｉｔａｌＰｈ
ａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ　）方式では大きなり
ロックジッタを生じるためデータを安定して読み取るこ
とができないので、距離制限（Ｂｕｓ長＝　＃Ｉａｘ、
　１５０ｍ　：Ｒｏｕｎｄ　Ｔｒｉｐ　Ｄｅ１ａｙ＝ｔ
ｐａｘ、　４１Ｊ　Ｓ　）を利用し固定位相でサンプリ
ングする方法がよい、ＮＴ−ＴＥ間距離の長い１対１型
あるいはエクステンデッドバスの場合は１タイムスロツ
ト以上の遅れがあるので固定クロックは採用できないが
、ＴＥ間距離が短くこれによる位相差は無視しうろこと
から、Ｏｒ’ＬＬ方式とするのがよい。

以上のことから、接続形態が異なる場合はクロック方式
が異なるＮＴを用意する必要があり、不便でありコスト
高となるため、これらの接続形態に１台のＮＴで適応で
きるような位相同期回路技術が望まれている。また、第
１１図のようなバス長制限があるとユーザとしては使い
に（いシステムとなるため、バス長制限をできるだけ拡
張する技術が要求されている。

〔従来の技術〕

■インタフェースの主局（Ｎ　Ｔ）等に通用される位相
同期回路として、第１１図に示す各接続形態を収容し得
るだけでな（、ＮＴ−ＴＥ間距離に関しては制限を受け
ずまたＴＥ−ＴＥ間距離に関しては最大エタイムスロッ
トの８０％程度の時間に相当する距離まで延長可能とな
り、バス長の制服を緩和することができるフィード・フ
ォワード型固定タイミング方式（ＦＦＦＴ方式）の位相
同期回路を本発明者は別途提案している。本方式の構成
を第１２図に示し、またその動作を説明するタイムチャ
ートを第１３図に示す、この図でＦＤＥＴはフレーム位
相検出回路、ＲＳＴ−ＧＥＮは遅延回路、ＣＫ−ＧＥＮ
は１／Ｎカウンタである。

伝送符号は三値のＡＭＩ符号であるため、レシーバから
受信データとして＋側ＲＤ＋と一側ＲＤ−に分け、フレ
ーム位相検出回路ＦＤＥＴに入力する。

フレーム位相検出回路ではフレーム位相を検出し、各フ
レーム位相でパルスＲＦを出力する。ここでは、第１３
図の■ＲＦに示されるようにフレームパルスＦの立ち下
がりでパルスＲＦを出力している。これは次の理由によ
る。即ち■インタフェースの場合、フレームとしてバイ
オレーションを用いているので、フレーム位相を立ち上
がりで検出しようとすると、フレームの前ビットＬがパ
ルス（７）　場合ハフレーム位相が判らない。従ってフ
レーム位相は立ち下がりで検出するのがよい。なお、複
数の端末ＴＥがフレームビットを出力しているとき、こ
のフレーム立ち下がり位相は主局ＮＴより最近の端末Ｔ
Ｅの出力フレームの立ち下がりに一致するので、この立
下りのジッターは小さい。

フレーム同期検出回路が出力するパルスＲＦは遅延回路
ＲＳＴ−ＧＥＨに入力され、適当な遅延を与えられる。

この遅延させた信号ＲＳＴにより、７．６８ＭＨｚのマ
スタクロックＭＣＫを１／４０に分周して１９２ＫＨｚ
のクロックＣＬＫを作る１／Ｎ分周回路ＣＫ−ＧＥＮを
リセットし、クロックＣＬＫを受信フレームに同期させ
る。

遅延回路ＲＳＴ−ＧＥＮで与える遅延は次のように求ま
る。叩ち、第１４図に示すように、伝送データの１タイ
ムスロツトを５．２μｓ、ＴＥ間距ｇｐｄｉｒｒに対応
する時間として１タイムスロツトの約８０％、４．０μ
ｓ　（これはシンプルバスのラウンド　トリップ　ディ
レィに等しい）を当てると、アイは１．２μｓとなる。

このアイの真中をクロックで打抜くには、最近ＴＥＯフ
レームパルスの立ち下がり点より４．６μｓの位置にク
ロックの立ち上がりが来るように、カウンタをリセット
すればよい。ただし、クロックのロー（ＬＯＷ）部分が
２．６μｓあるため、遅延量は４．６−２．６　＝　２
゜０μｓとなる。

〔発明が解決しようとする問題点〕

上記の■インタフェースの主局ＮＴにおける位相同期回
路では、端末の挿抜による出力クロックの挿抜が生じる
。これはＦＦＦＴでは、クロックは最近端末からのフレ
ーム信号に同期することに由来するもので、システム動
作中、ある端末が新しく接続されて動作を始め又は動作
中のものが動作停止すると、それが最近端末ならこの挿
脱で最近端末の変更があり、リセット点が変ることにな
って、これがクロック挿脱を生じ、フレーム同期外れを
招（恐れがある。

例えば、第１５図に示されるように主局ＮＴから最遠端
の端装置が通信中に最近端に端末ＴＥ２が挿入された場
合■、カウンタのリセットＲＳＴが前進する。そのため
カウンタの出力クロックＣＬＫが１クロック抜ける。ま
た逆に、第１６図に示されるように主局ＮＴから最遠端
の端末ＴＥｌが通信中■に最近端の端末ＴＥ２が抜けた
場合■、カウンタのリセットＲＳＴが後退する。その結
果カウンタの出力クロックＣＬＫに１クロツクが挿入さ
れる。フレーム同期回路は一般には同期式（例えば１フ
レーム４８ビツトであれば、フレーム同期回路内に４８
ビットカウンタ持ち受信フレーム位相との一致を比較し
、フレームの同期を確認する方式）が用いられているた
め、上記のようなりロックの挿抜かあるとフレーム同期
が外れるという問題がある。

本発明はこの点を改善し、最近端末の挿脱があっても、
クロック挿脱が生じないようにしようとするものである
。

〔問題点を解決するための手段〕

第１図は本発明の原理図であり、フレーム位相検出回路
ＦＤＥＴ、リセット信号発生回路（遅延回路）ＲＳＴ−
ＧＥＮ、クロック発生回路（１／Ｎカウンタ）ＣＫ−Ｇ
ＥＮ、タイミング信号発生回路ＴＭ−ＧＥＮ、パルス発
生回路Ｐ−ＧＥＮ、およびマスク発生回路ＭＳＫ−ＧＥ
Ｎからなる。

〔作用〕

第２図に通常時の動作タイムチャートを示す。

レシーバから受信データＲＤが出力され、これはフレー
ム位相検出回路ＦＤＥＴに入力される。フレーム位相検
出回路ではフレーム位相を検出し、各フレーム位相でパ
ルスＲＦを出力する。タイミング信号発生回路ＴＭ−Ｇ
ＥＮでは該ＲＦおよび出力クロックＣＬＫを入力され、
クロックを抜取る可能性があるパルスＲＦの移動範囲を
示すタイミングＴ１と、クロックを挿入する可能性があ
るパルスＲＦの移動範囲を示すタイミングＴ２を出力す
る。Ｔ１．Ｔ２は図示のようにＦの始端側１／２タイム
スロツト、Ｄ＋の後端側１／２タイムスロツトに相当す
る。マスタクロックＭＣＫより、位相調整した伝送速度
のクロックＣＬＫを作るクロック発生回路ＣＫ−ＧＥＮ
のリセット信号はリセット信号発生回路ＲＳＴ−ＧＥＨ
により生成される。リセット信号発生回路は通常時はＲ
Ｆに過当な遅延を与えてリセット信号ＲＳＴとし、これ
でクロック発生回路をリセットしている。パルス発生回
路Ｐ−Ｃ，ＥＮは通常時はパルスを出力しないので、そ
の出力Ｐは“０″を保っている。同様に、マスク発生回
路ＭＳＫ−ＧＥＮは通常時はマスクを出力しないので、
その出力ＭＳＫは“１″を保っている。従って挿脱され
るクロックはな（、出力されるクロックＣＬＫはクロッ
ク発生器ＣＫ−ＧＥＮが発生したちのそれ自体である。

最近ＴＥが挿入された場合（第１５図）の動作タイムチ
ャートを第３図に示す。最遠端の端末ＴＥ１が通信中■
に、最近端に端末ＴＥ２が挿入されると■、受信フレー
ム位相ＲＦが少ない遅延の方にずれ、タイミング信号発
生回路の出力Ｔ１の範囲内に含まれるようになる。この
時、パルス発生回路Ｐ−ＧＥＮではパルスＰを出力し、
その結果オアゲー）Ｇｌでクロックが挿入され、第３図
［相］のクロックが出力される。このパルスＰは、Ｔｌ
とＲＦのアンドをとり、遅延させてフリップフロップを
セントさせ、それをＲＳＴでリセットして作る。なおマ
スク発生回路ＭＳＫ−ＧＥＮの出力は“１”に保たれる
。

最近ＴＥが抜けた場合（第１６図）の動作タイムチャー
トを第４図に示す、最遠端の端装置、が通信中■に最近
端の端末ＴＥ２が抜ける■と、受信フレーム位相ＲＦが
大きい遅延の方にずれ、ＲＦはタイミング信号発生回路
の出力Ｔ２の範囲内に含まれる。この時、マスク発生回
路ではマスク出力ＭＳＫを出力し、アンドゲートＧ２を
閉じてクロック発生回路ＧＫ−ＧＥＮの出力クロックに
マスクをかけ、第４図０のクロックにする。この時、パ
ルス発生回路の出力は“０″に保たれる。

マスク出力ＭＳＫはＲＦとＴ２のアンドでフリップフロ
ップをリセットし、それをＲＳＴでセットして作る。

こうして第１図の回路により、挿入された１クロツクを
除去し、除去された１クロツクを挿入し、クロック挿脱
のない出力クロックＣＬＫが得られる。

〔実施例〕

第５図に本発明の実施例を示す。これは前記ＦＦＦＴ方
式の位相同期回路に適用したものである。本例では第１
図のＲＳＴ−ＧＥＮ、Ｐ−ＧＥＮ、ＭＳＫ−ＧＥＮ、Ｇ
ｌ、Ｇ２の代りにロード信号発生回路ＬＤ−ＧＥＮ、ク
リア信号発生回路ＣＲ−ＧＥＮを設けている。

第６図に通常時の動作タイムチャートを示す。

伝送符号は三値のＡＭＩ符号であるため、レシーバから
受信データとして＋側ＲＤ＋と一側ＲＤ−に分けて、フ
レーム位相検出回路ＦＤＥＴに入力する。

フレーム位相検出回路ではフレーム位相を検出し、各フ
レーム位相でパルスＲＦを出力する。タイミング出力発
生回路ＴＭ−ＧＥＮではこのＲＦおよび出力クロックで
あるＣＬＫにより、クロックが抜ける可能性があるＲＦ
の移動範囲を示すタイミングＴ１と、クロックが挿入さ
れる可能性があるＲＦの移動範囲を示すタイミングＴ２
を出力する。

クロック発生回路である分周回路ＣＫ−ＧＥＨのロード
信号はロード信号発生回路ＬＤ−ＧＥＮにより生成され
る。通常時はＲＦに適当な遅延（ここでは２．０μｓ）
を与えロード信号ＬＤを出力している。クロック発生回
路ＣＫ−ＧＥＮはＬＤが入力されると、ロード信号発生
回路ＬＤ−ＧＥＮより出力され端子工に入力される信号
■をロードしく■は通常時はオール“０”、従ってこれ
でクリアされる）、マスタクロックＭＣＫより伝送速度
のかつ位相調整したクロックＣＬＫを作っている。クリ
ア信号発生回路ＣＲ−ＧＥＮは通常時はパルスを出力し
ないので、その出力ＣＲは“Ｏ″を保っている。

最近ＴＥが挿入された場合（第１５図）の動作タイムチ
ャートを第７図に示す、最遠端の端末ＴＥ１が通信中■
に、最近端に端末ＴＥ２が挿入■されると、受信フレー
ム位相ＲＦがずれ、タイミング信号発生回路の出力Ｔ１
の範囲内に含まれるようになる。この時、ロード信号発
生回路ではクロック発生回路のロード時の入力データ■
をオール“１”に設定する。そこで、ロード信号ＬＤが
クロック発生回路に入力されるとクロック発生回路は入
力データ１１１１・・・・・・をロードするため、その
出力クロックは第７図■の如く一旦“ｌ”となり、次の
マスタクロックの立ち上がりにより“０”となり、こう
してクロックが挿入される。

即ち・ここでのロード信号発生回路が上記本発明の原理
図で示されているリセット信号発生回路とパルス発生回
路を兼ねた形となっている。ここでは挿入されるパルス
の幅が０．１μｓとなっているため、ＲＦからのＬＤの
遅延を１．９μｓとする。

またクリア信号発生回路の出力ＣＲは“Ｏ”に保たれる
。

最近ＴＥが抜けた場合（第１６図）の動作タイムチャー
トを第８図に示す、最遠端の端末ＴＥＩが通信中■に最
近端に端末ＴＥ２が抜ける■と、受信フレーム位相ＲＦ
がずれ、タイミング信号発生回路の出力Ｔ２の範囲内に
含まれるようになる。

この時、クリア信号発生回路ではＲＦの位相でクリア信
号Ｃｒ（を出力し、クロック発生回路をクリアする。そ
の結果ロード前のクロックにクリアがかかり、マスクを
かけた場合と同様の効果が得られる。即ち、ここでのク
リア信号発生回路が上記本発明の原理図で示されている
マスク発生回路の動作を行っている。この時、ロード信
号発生回路は通常時と同じ動作となる。

〔発明の効果〕

以上説明したように本発明回路では端末挿醜時に発生す
る恐れのある１クロツク挿脱を回避して正常なりロック
を発生し、フレーム同期外れを回避することができる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は第１図の通常時のタイムチャート、第３図は端
末挿入時のタイムチャート、第４図は端末除去時のタイ
ムチャート、第５図は本発明の実施例を示すブロック図
、第６図は第５図の通常時のタイムチャート、第７図は
端末挿入時のタイムチャート、第８図は端末除去時のタ
イムチャート、第９図はＩインタフェースのフレーム構
成を示す説明図、 第１０図はバス接続におけるタイミング上の説明図、 第１１図はＩインタフェースにおける配線形態の説明図
、 第１２図は既提案回路の構成を示すブロック図、第１３
図は第１２図の各部の入出力波形図、第１４図は遅延量
算出要領の説明図、 第１５図は端末押入時の問題点の説明図、第１６図は端
末除去時の問題点の説明図である。 出　願　人　　富士通株式会社 出　願　人　　日本電信電話株式会社 代理人弁理士　　　青　　　柳　　　　　稔第１図 第２図 ５１４図 第５図 第６図 （ｄ　）　ｓｉｍｐｌｅＥ３ｕｓ （ｂ　）　Ｅｘｔｅｎｄｅｄ　Ｂｕｓ ■　イノタフ８−ス＋てち１するＲ　ｅ＄　ｌｓ総の託
明口ｊＩＩ１図 各部の入より表形圏 ｊｉＦ１３図 第１４１！１ Ｃ％Ｊ　　　　）−と 田ＬＬＩ　Ｌ　Ｃ／）　Ｊ ）−１−工　工　○ ｅｆ）ｆ３ｅの ｅｏ＠＠の

Claims (1)

1. 【特許請求の範囲】 １台の主局（ＮＴ）と複数の従局（ＴＥ）がバス形態で
   接続されている通信システムの該主局に設けられ、 フレーム位相検出回路（ＦＤＥＴ）と、リセット発生回
   路（ＲＳＴ−ＧＥＮ）と、マスタクロック（ＭＣＫ）か
   らデータ読み取りクロック（ＣＬＫ）を発生するクロッ
   ク発生回路（ＣＫ−ＧＥＮ）を持ち、フレーム位相検出
   回路により検出されたフレーム位相（ＲＦ）より適当な
   遅延後にリセット信号ＲＳＴを前記リセット信号発生回
   路により発生し、得られた信号（ＲＳＴ）によりクロッ
   ク発生回路をリセットすることで位相同期を取る位相同
   期回路において、 タイミング信号発生回路（ＴＭ−ＧＥＮ）、パルス発生
   回路（Ｐ−ＧＥＮ）、及びマスク発生回路（ＭＳＫ−Ｇ
   ＥＮ）を設け、該タイミング信号発生回路で生成したあ
   るタイミング（Ｔ１）にフレーム位相（ＲＦ）が移動し
   た場合クロックの抜けがあったと判断して前記パルス発
   生回路によりクロックを挿入し、また該タイミング信号
   発生回路で生成したもう１つのタイミング（Ｔ２）にフ
   レーム位相が移動した場合クロックの挿入があったと判
   断して前記マスク発生回路によりクロックをマスクする
   ようにしてなることを特徴とする位相同期回路。