JPS639668B2 - - Google Patents
Info
- Publication number
- JPS639668B2 JPS639668B2 JP54154601A JP15460179A JPS639668B2 JP S639668 B2 JPS639668 B2 JP S639668B2 JP 54154601 A JP54154601 A JP 54154601A JP 15460179 A JP15460179 A JP 15460179A JP S639668 B2 JPS639668 B2 JP S639668B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- layer
- region
- conductivity type
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 18
- 239000007772 electrode material Substances 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 6
- 238000002048 anodisation reaction Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 2
- 230000001678 irradiating effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 49
- 239000000463 material Substances 0.000 description 18
- 230000004888 barrier function Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 6
- 238000009826 distribution Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- MUBZPKHOEPUJKR-UHFFFAOYSA-N Oxalic acid Chemical compound OC(=O)C(O)=O MUBZPKHOEPUJKR-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000007743 anodising Methods 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 235000006408 oxalic acid Nutrition 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はシヨトキー接合を備えた半導体装置の
製造方法に関する。
製造方法に関する。
近年、高集積化と低消費電力化を図つた半導体
論理回路としてパイポーラトランジスタを用いた
集積注入論理回路、即ちI2L（Integrated
Injection Logic）回路が注目されている。この
I2Lは基本的にはラテラルPNPトランジスタのベ
ース領域およびコレクタ領域を、バーテイカル
NPNトランジスタのエミツタ領域およびベース
領域に各々対応させた複合構造を有するものであ
る。そしてラテラルPNPトランジスタがバーテ
イカルNPNトランジスタに対して電流インジエ
クタとして動作し、上記バーテイカルトランジス
タがインバータ動作して論理作用を呈する。然乍
ら通常、バーテイカルNPNトランジスタは逆形
構造となる為、エミツタ・ベース接合の面積が非
常に大きく、また順方向バイアスされたエミツ
タ・ベース接合より注入される少数キヤリアがト
ランジスタの各領域に蓄積される。この結果、
I2Lが飽和動作してその高速化が阻害される問題
があつた。そこで従来より 外部ベース抵抗を小さくする 電流増幅率を高める エミツタ面積に対するコレクタ面積の比を大
きくする コレクタにシヨツトキー・バリア・ダイオー
ドを接続して論理振幅を小さくする 等して、上記各領域における少数キヤリアの蓄積
を減少させ、動作の高速化を図つて論理素子とし
ての性能を高める工夫が種々試みられていた。と
ころが末だ多くの技術的問題点があり、諸特性を
満たす高速動作形の半導体装置を簡易に製造する
ことが難かしかつた。特にシヨツトキー接合を備
えたI2L集積回路の製造が困難であつた。
論理回路としてパイポーラトランジスタを用いた
集積注入論理回路、即ちI2L（Integrated
Injection Logic）回路が注目されている。この
I2Lは基本的にはラテラルPNPトランジスタのベ
ース領域およびコレクタ領域を、バーテイカル
NPNトランジスタのエミツタ領域およびベース
領域に各々対応させた複合構造を有するものであ
る。そしてラテラルPNPトランジスタがバーテ
イカルNPNトランジスタに対して電流インジエ
クタとして動作し、上記バーテイカルトランジス
タがインバータ動作して論理作用を呈する。然乍
ら通常、バーテイカルNPNトランジスタは逆形
構造となる為、エミツタ・ベース接合の面積が非
常に大きく、また順方向バイアスされたエミツ
タ・ベース接合より注入される少数キヤリアがト
ランジスタの各領域に蓄積される。この結果、
I2Lが飽和動作してその高速化が阻害される問題
があつた。そこで従来より 外部ベース抵抗を小さくする 電流増幅率を高める エミツタ面積に対するコレクタ面積の比を大
きくする コレクタにシヨツトキー・バリア・ダイオー
ドを接続して論理振幅を小さくする 等して、上記各領域における少数キヤリアの蓄積
を減少させ、動作の高速化を図つて論理素子とし
ての性能を高める工夫が種々試みられていた。と
ころが末だ多くの技術的問題点があり、諸特性を
満たす高速動作形の半導体装置を簡易に製造する
ことが難かしかつた。特にシヨツトキー接合を備
えたI2L集積回路の製造が困難であつた。
本発明は上記事情を考慮してなされたもので、
その目的とするところは、セルフアラインで二層
配線化された高速スイツチング動作可能な半導体
装置、つまりシヨツトキーI2Lなる半導体装置の
簡易な製造方法を提供せんことにある。
その目的とするところは、セルフアラインで二層
配線化された高速スイツチング動作可能な半導体
装置、つまりシヨツトキーI2Lなる半導体装置の
簡易な製造方法を提供せんことにある。
即ち本発明は配線材料の陽極化成による絶縁化
技術と、レーザ照射によるイオン注入層の電気的
な活性化技術とを有効に利用してシヨツトキー・
バリア・ダイオードを備えたI2Lを簡易に製造す
るものである。
技術と、レーザ照射によるイオン注入層の電気的
な活性化技術とを有効に利用してシヨツトキー・
バリア・ダイオードを備えたI2Lを簡易に製造す
るものである。
以下、図面を参照して本発明の一実施例につき
説明する。
説明する。
第１図は本発明方法により製造されるシヨツト
キーI2Lの等価回路図で、図中１はラテラルPNP
トランジスタ、２は上記ラテラルPNPトランジ
スタ１のベースおよびコレクタにエミツタおよび
ベースをそれぞれ接続したバーテイカルNPNト
ランジスタである。このバーテイカルNPNトラ
ンジスタ２のコレクタにシヨツトキー・バリア・
ダイオード３が接続されてシヨツトキーI2Lが構
成される。尚、ダイオード３はそのカソード側を
トランジスタ２のコレクタに接続している。
キーI2Lの等価回路図で、図中１はラテラルPNP
トランジスタ、２は上記ラテラルPNPトランジ
スタ１のベースおよびコレクタにエミツタおよび
ベースをそれぞれ接続したバーテイカルNPNト
ランジスタである。このバーテイカルNPNトラ
ンジスタ２のコレクタにシヨツトキー・バリア・
ダイオード３が接続されてシヨツトキーI2Lが構
成される。尚、ダイオード３はそのカソード側を
トランジスタ２のコレクタに接続している。
第２図ａ，ｂは上記第１図に示すシヨツトキー
I2Lの構造を示す断面模式図で、同図ｂは同図ａ
における矢視Ｘ−Ｘの断面構造を示している。
I2Lの構造を示す断面模式図で、同図ｂは同図ａ
における矢視Ｘ−Ｘの断面構造を示している。
同装置はP-−Si基板１１上にN+型埋込層１２
を形成し、N+型埋込層１２の表面にＮ型エピタ
キシヤル層１３を形成したもので、その表面に局
部的に酸化膜１４を設けると共に、上記Ｎ型エピ
タキシヤル層１３およびN+型埋込層１２を選択
的に酸化して酸化分離領域１５を形成して構成さ
れる。また前記酸化膜１４下のＮ型エピタキシヤ
ル層１３によつて区分されるN+型埋込層１２上
には相互に離間して第１および第２のＰ型領域１
６ａ，１６ｂがそれぞれ埋設形成され、その表面
層はそれぞれP+型領域１７ａ，１７ｂに接続さ
れている。上記第１のＰ型領域１６ａに対向する
半導体表面には、その表面および側面を絶縁化し
た第１の電極材料１８が局部的に配設され、この
電極材料１８下の半導体層は前記P+活性化する
ことなくＮ層１９として残されている。尚、図中
１８ａは上記第１の電極材料１８の表面および側
面の絶縁化された層、つまり絶縁層を示してい
る。しかして上記構造の半導体の表面に、第２の
電極材料２０ａ，２０ｂを前記酸化膜１４により
区分してそれぞれ設けてシヨツトキーI2Lが構成
されている。
を形成し、N+型埋込層１２の表面にＮ型エピタ
キシヤル層１３を形成したもので、その表面に局
部的に酸化膜１４を設けると共に、上記Ｎ型エピ
タキシヤル層１３およびN+型埋込層１２を選択
的に酸化して酸化分離領域１５を形成して構成さ
れる。また前記酸化膜１４下のＮ型エピタキシヤ
ル層１３によつて区分されるN+型埋込層１２上
には相互に離間して第１および第２のＰ型領域１
６ａ，１６ｂがそれぞれ埋設形成され、その表面
層はそれぞれP+型領域１７ａ，１７ｂに接続さ
れている。上記第１のＰ型領域１６ａに対向する
半導体表面には、その表面および側面を絶縁化し
た第１の電極材料１８が局部的に配設され、この
電極材料１８下の半導体層は前記P+活性化する
ことなくＮ層１９として残されている。尚、図中
１８ａは上記第１の電極材料１８の表面および側
面の絶縁化された層、つまり絶縁層を示してい
る。しかして上記構造の半導体の表面に、第２の
電極材料２０ａ，２０ｂを前記酸化膜１４により
区分してそれぞれ設けてシヨツトキーI2Lが構成
されている。
このような構造であれば、Ｎ型エピタキシヤル
層１９の表面に配設形成された第１の配線材料１
８により、上記第１の配線材料１８とＮ型エピタ
キシヤル層１９との接合によるシヨツトキー・バ
リア・ダイオード３が構成される。また上記Ｎ型
エピタキシヤル層１９はバーテイカルNPNトラ
ンジスタ２のコレクタとして機能する。このトラ
ンジスタ２は、Ｎ型エピタキシヤル層１３および
N+型埋込層１２をエミツタ、Ｐ型埋込層１６ａ
をベースとして構成されるもので、上記ベースと
なるＰ型埋込層１６ａはP+型領域１７ａを介し
てオーミツクに前記第２の配線材料２０ａに接続
される。一方、ラテラルPNPトランジスタ１は、
エミツタとして機能するＰ型層１６ｂ、１７ｂベ
ースとして機能するＮ型エピタキシヤル層１３、
そしてコレクタとして機能するＰ型層１６ａ，１
７ａにより構成される。しかしてＰ型層１６ｂ，
はP+型領域１７ｂを介してオーミツクに第２の
電極材料２０ｂに接続されることになる。つまり
Ｎ型エピタキシヤル層１３は、ラテラルPNPト
ランジスタ１のベースとして機能すると共に、バ
ーテイカルNPNトランジスタ２のエミツタとし
て機能し、また第１のＰ型埋込層（Ｐ型領域）１
６ａは、前記ラテラルPNPトランジスタ１のコ
レクタおよびバーテイカルNPNトランジスタ２
のベースとしてそれぞれ機能することになる。ま
た前記第１および第２の配線材料１８，２０ａ間
は、第１の配線材料１８の表面および側面を絶縁
化した絶縁層１８ａにより、電気的に分離（絶
縁）された構造となる。かくしてここに、バーテ
イカルNPNトランジスタ２のコレクタにシヨツ
トキー・バリア・ダイオード３を接続し、同時集
積された構造のシヨツトキーI2Lなる半導体装置
が実現されるものである。
層１９の表面に配設形成された第１の配線材料１
８により、上記第１の配線材料１８とＮ型エピタ
キシヤル層１９との接合によるシヨツトキー・バ
リア・ダイオード３が構成される。また上記Ｎ型
エピタキシヤル層１９はバーテイカルNPNトラ
ンジスタ２のコレクタとして機能する。このトラ
ンジスタ２は、Ｎ型エピタキシヤル層１３および
N+型埋込層１２をエミツタ、Ｐ型埋込層１６ａ
をベースとして構成されるもので、上記ベースと
なるＰ型埋込層１６ａはP+型領域１７ａを介し
てオーミツクに前記第２の配線材料２０ａに接続
される。一方、ラテラルPNPトランジスタ１は、
エミツタとして機能するＰ型層１６ｂ、１７ｂベ
ースとして機能するＮ型エピタキシヤル層１３、
そしてコレクタとして機能するＰ型層１６ａ，１
７ａにより構成される。しかしてＰ型層１６ｂ，
はP+型領域１７ｂを介してオーミツクに第２の
電極材料２０ｂに接続されることになる。つまり
Ｎ型エピタキシヤル層１３は、ラテラルPNPト
ランジスタ１のベースとして機能すると共に、バ
ーテイカルNPNトランジスタ２のエミツタとし
て機能し、また第１のＰ型埋込層（Ｐ型領域）１
６ａは、前記ラテラルPNPトランジスタ１のコ
レクタおよびバーテイカルNPNトランジスタ２
のベースとしてそれぞれ機能することになる。ま
た前記第１および第２の配線材料１８，２０ａ間
は、第１の配線材料１８の表面および側面を絶縁
化した絶縁層１８ａにより、電気的に分離（絶
縁）された構造となる。かくしてここに、バーテ
イカルNPNトランジスタ２のコレクタにシヨツ
トキー・バリア・ダイオード３を接続し、同時集
積された構造のシヨツトキーI2Lなる半導体装置
が実現されるものである。
さて上記構造の半導体装置は次のようにして製
造される。第３図ａ〜ｄは上記製造工程を模式的
に示したものである。
造される。第３図ａ〜ｄは上記製造工程を模式的
に示したものである。
先ず、比抵抗30〜50Ω・cmのP-型シリコン
（Si）基板１１の表面領域に、Asドープト酸化膜
を拡散源としてAs拡散を施こし、例えばρs＝
20Ω／□、Xj＝1.0μmのN+型埋込層１２を形成
し、続いて比抵抗1Ω・cmのＮ型エピタキシヤル
層１３を厚さ1.2μmに形成する。しかるのち
Si3N4膜およびバツフア酸化膜を耐酸化マスクと
してシリコン（Si）を0.75μmの深さまで異方性
エツチングしたのち、選択酸化を行つて酸化膜厚
1.5μmの分離領域１５を形成する。この時点で
N+型埋込層１２からＮ型エピタキシヤル層１３
へのAs拡散により、実質的なエピタキシヤル層
の厚さは約0.7μmとなる。その後、ウエツト酸化
雰囲気中で、1000℃、45分間程度の酸化を行いシ
リコン表面に0.3μm厚の酸化膜１４を形成する。
この状態が第３図ａに示される。
（Si）基板１１の表面領域に、Asドープト酸化膜
を拡散源としてAs拡散を施こし、例えばρs＝
20Ω／□、Xj＝1.0μmのN+型埋込層１２を形成
し、続いて比抵抗1Ω・cmのＮ型エピタキシヤル
層１３を厚さ1.2μmに形成する。しかるのち
Si3N4膜およびバツフア酸化膜を耐酸化マスクと
してシリコン（Si）を0.75μmの深さまで異方性
エツチングしたのち、選択酸化を行つて酸化膜厚
1.5μmの分離領域１５を形成する。この時点で
N+型埋込層１２からＮ型エピタキシヤル層１３
へのAs拡散により、実質的なエピタキシヤル層
の厚さは約0.7μmとなる。その後、ウエツト酸化
雰囲気中で、1000℃、45分間程度の酸化を行いシ
リコン表面に0.3μm厚の酸化膜１４を形成する。
この状態が第３図ａに示される。
しかるのちレジスト膜２１をマスクとして、前
記酸化膜１４を第３図ｂに示すようにパターニン
グしたのち、ボロンＢを190Kevにて８×1012cm
-2のドーズで全面イオン注入する。このとき、レ
ジスト膜２１の厚さを1μm程度に設定しておけ
ば、上記イオンは、酸化膜１４直下のラテラル
PNPトランジスタ１のベースとなるＮ型エピタ
キシヤル層１３の領域に注入されることはない。
そして上記イオン注入の後、前記レジスト膜２１
を除去する。
記酸化膜１４を第３図ｂに示すようにパターニン
グしたのち、ボロンＢを190Kevにて８×1012cm
-2のドーズで全面イオン注入する。このとき、レ
ジスト膜２１の厚さを1μm程度に設定しておけ
ば、上記イオンは、酸化膜１４直下のラテラル
PNPトランジスタ１のベースとなるＮ型エピタ
キシヤル層１３の領域に注入されることはない。
そして上記イオン注入の後、前記レジスト膜２１
を除去する。
次に上記半導体を窒素雰囲気中で、約900℃、
20分間の熱処理して上記イオン注入層を電気的に
活性化し、第３図ｃに示すように第１および第２
のＰ型領域１６ａ，１６ｂをそれぞれ形成する。
続いて厚さ1.0μmのAl材からなる第１の配線材料
１８を、前記Ｐ型領域１６ａ上に位置するＮ型エ
ピタキシヤル層１３表面に局部的に配設し、これ
を６％蓚酸溶液に浸漬して上記第１の配線材料１
８の表面および側面の陽極酸化を行う。この陽極
化成は、化成電流2mA／cm2なる条件で約10分間
行われ、これにより上記電極材料１８、つまり
Al材の表面および側面領域が厚さ0.5μmのAl2O3
膜、即ち絶縁膜１８ａとなる。またこのとき、Ｎ
型エピタキシヤル層１３の表面が厚さ300Å程度
の酸化膜に変化するが、例えば同半導体をNH4F
中に30秒間程度浸漬することにより、上記Ｎ型エ
ピタキシヤル層１３上の酸化膜だけをセルフアラ
インでエツチング除去できる。この工程にて、周
囲をAl2O3膜１８ａで覆つた第１の配線材料１８
（Al材）とＮ型エピタキシヤル層１３とからな
る。例えばバリア高φB＝0.72Vのシヨツトキー・
バリア・ダイオード３が形成される。
20分間の熱処理して上記イオン注入層を電気的に
活性化し、第３図ｃに示すように第１および第２
のＰ型領域１６ａ，１６ｂをそれぞれ形成する。
続いて厚さ1.0μmのAl材からなる第１の配線材料
１８を、前記Ｐ型領域１６ａ上に位置するＮ型エ
ピタキシヤル層１３表面に局部的に配設し、これ
を６％蓚酸溶液に浸漬して上記第１の配線材料１
８の表面および側面の陽極酸化を行う。この陽極
化成は、化成電流2mA／cm2なる条件で約10分間
行われ、これにより上記電極材料１８、つまり
Al材の表面および側面領域が厚さ0.5μmのAl2O3
膜、即ち絶縁膜１８ａとなる。またこのとき、Ｎ
型エピタキシヤル層１３の表面が厚さ300Å程度
の酸化膜に変化するが、例えば同半導体をNH4F
中に30秒間程度浸漬することにより、上記Ｎ型エ
ピタキシヤル層１３上の酸化膜だけをセルフアラ
インでエツチング除去できる。この工程にて、周
囲をAl2O3膜１８ａで覆つた第１の配線材料１８
（Al材）とＮ型エピタキシヤル層１３とからな
る。例えばバリア高φB＝0.72Vのシヨツトキー・
バリア・ダイオード３が形成される。
しかるのち、次にボロンＢを半導体の全面に亘
つて、40Kevにて４×1014cm-2のドーズで全面イ
オン注入し、レーザ光を照射する。このレーザ光
は、例えば出力6WのCW形Krレーザ光であつて、
スポツト径40μmのものが数mSecに亘り走査照射
される。このレーザ光照射によつてボロンのイオ
ン注入層が電気的に活性化され、例えばρs＝
30Ω／□のP+型領域１７ａ，１７ｂが第３図ｄに
示すようにそれぞれ形成される。尚、このレーザ
光照射条件では、イオン注入直後の不純物の濃度
分布が保存される。かくしてここにラテラル
PNPトランジスタ１のエミツタ領域とコレクタ
領域、そしてバーテイカルNPNトランジスタ２
の外部ベース領域がそれぞれ形成される。
つて、40Kevにて４×1014cm-2のドーズで全面イ
オン注入し、レーザ光を照射する。このレーザ光
は、例えば出力6WのCW形Krレーザ光であつて、
スポツト径40μmのものが数mSecに亘り走査照射
される。このレーザ光照射によつてボロンのイオ
ン注入層が電気的に活性化され、例えばρs＝
30Ω／□のP+型領域１７ａ，１７ｂが第３図ｄに
示すようにそれぞれ形成される。尚、このレーザ
光照射条件では、イオン注入直後の不純物の濃度
分布が保存される。かくしてここにラテラル
PNPトランジスタ１のエミツタ領域とコレクタ
領域、そしてバーテイカルNPNトランジスタ２
の外部ベース領域がそれぞれ形成される。
その後、半導体表面にAl材からなる第２の配
線材料２０を0.8μmの厚さに蒸着形成し、これを
パターニングすることによつて先の第２図に示す
如き各トランジスタの電極が形成される。これに
より二層配線構造のシヨツトキーI2Lが完成され
る。尚、電極２０ａ，２０ｂはP+型領域１７ａ，
１７ｂに対してそれぞれ良好なオーミツク電極と
なることは云うまでもない。
線材料２０を0.8μmの厚さに蒸着形成し、これを
パターニングすることによつて先の第２図に示す
如き各トランジスタの電極が形成される。これに
より二層配線構造のシヨツトキーI2Lが完成され
る。尚、電極２０ａ，２０ｂはP+型領域１７ａ，
１７ｂに対してそれぞれ良好なオーミツク電極と
なることは云うまでもない。
以上、実施例に基づいて本発明を説明したよう
に、本方法によれば、ベースコンタクト（P+領
域）、シヨツトキー・バリア・ダイオード（第１
の配線材料）、第２の配線をセルフアラインで形
成できるので、エミツタ面積に対するコレクタ面
積の比を十分に大きく、且つ外部ベース抵抗を大
幅に低減することができる。これ故、シヨツトキ
ー・バリア・ダイオードによる論理振幅の小レベ
ル化と相俟つてI2Lの論理動作の大幅な高速化を
図り得る。また上述したように製造プロセスが汎
用技術を利用した簡易なものである為、生産性の
向上が期待できる。更には、半導体装置の信頼性
を高め、且つ高密度化を図つて集積度の高い低消
費電力型の高速論理回路を実現する。
に、本方法によれば、ベースコンタクト（P+領
域）、シヨツトキー・バリア・ダイオード（第１
の配線材料）、第２の配線をセルフアラインで形
成できるので、エミツタ面積に対するコレクタ面
積の比を十分に大きく、且つ外部ベース抵抗を大
幅に低減することができる。これ故、シヨツトキ
ー・バリア・ダイオードによる論理振幅の小レベ
ル化と相俟つてI2Lの論理動作の大幅な高速化を
図り得る。また上述したように製造プロセスが汎
用技術を利用した簡易なものである為、生産性の
向上が期待できる。更には、半導体装置の信頼性
を高め、且つ高密度化を図つて集積度の高い低消
費電力型の高速論理回路を実現する。
尚、本発明は上記実施例にのみ限定されるもの
ではない。実施例ではバーテイカルNPNトラン
ジスタのエミツタとなるN+型埋込層を、内部ベ
ースとなるＰ型埋込領域に接触させて、第４図に
示すようにエピタキシヤル層のトランジスタ不純
物分布を理想的なものとしたが、第５図に示すよ
うにＮ型エピタキシヤル層を厚くしてトランジス
タの耐圧を高め、I2Lをリニアトランジスタに対
してコンパチブルとすることも可能である。また
第１の配線材料にモリブデン（Mo）を用いて、
バリア高φB＝0.59Vのシヨツトキー・バリア・ダ
イオードを形成してもよく、また他の金属材料を
用いて同様にシヨツトキー・バリア・ダイオード
を形成してもよい。更にはレーザ光による活性化
に、Krと同程度の波長を持つXeやArレーザを用
いても良い。またＮ型エピタキシヤル層の表面に
形成された酸化膜のエツチング除去を、レーザ光
照射工程後に行つてもよい。要するに本発明は、
その要旨を逸脱しない範囲で種々変形して実施す
ることができる。
ではない。実施例ではバーテイカルNPNトラン
ジスタのエミツタとなるN+型埋込層を、内部ベ
ースとなるＰ型埋込領域に接触させて、第４図に
示すようにエピタキシヤル層のトランジスタ不純
物分布を理想的なものとしたが、第５図に示すよ
うにＮ型エピタキシヤル層を厚くしてトランジス
タの耐圧を高め、I2Lをリニアトランジスタに対
してコンパチブルとすることも可能である。また
第１の配線材料にモリブデン（Mo）を用いて、
バリア高φB＝0.59Vのシヨツトキー・バリア・ダ
イオードを形成してもよく、また他の金属材料を
用いて同様にシヨツトキー・バリア・ダイオード
を形成してもよい。更にはレーザ光による活性化
に、Krと同程度の波長を持つXeやArレーザを用
いても良い。またＮ型エピタキシヤル層の表面に
形成された酸化膜のエツチング除去を、レーザ光
照射工程後に行つてもよい。要するに本発明は、
その要旨を逸脱しない範囲で種々変形して実施す
ることができる。
図は本発明の一実施例を示すもので、第１図は
シヨツトキーI2Lの等価回路図、第２図ａ，ｂは
本発明方法により製造される上記第１図に示す装
置の断面構成模式図、第３図ａ〜ｄは製造工程を
模式的に示す図、第４図はトランジスタの不純物
濃度分布を示す図、第５図はトランジスタ不純物
濃度分布の変形例を示す図である。 １……ラテラルPNPトランジスタ、２……バ
ーテイカルNPNトランジスタ、３……シヨツト
キー・バリア・ダイオード、１１……P-シリコ
ン基板、１２……N+型埋込層、１３……Ｎ型エ
ピタキシヤル層、１４……酸化膜、１５……酸化
分離領域、１６ａ，１６ｂ……Ｐ型領域、１７
ａ，１７ｂ……P+型領域、１８……第１の配線
材料、１９……Ｎ型エピタキシヤル層、２０……
第２の配線材料。
シヨツトキーI2Lの等価回路図、第２図ａ，ｂは
本発明方法により製造される上記第１図に示す装
置の断面構成模式図、第３図ａ〜ｄは製造工程を
模式的に示す図、第４図はトランジスタの不純物
濃度分布を示す図、第５図はトランジスタ不純物
濃度分布の変形例を示す図である。 １……ラテラルPNPトランジスタ、２……バ
ーテイカルNPNトランジスタ、３……シヨツト
キー・バリア・ダイオード、１１……P-シリコ
ン基板、１２……N+型埋込層、１３……Ｎ型エ
ピタキシヤル層、１４……酸化膜、１５……酸化
分離領域、１６ａ，１６ｂ……Ｐ型領域、１７
ａ，１７ｂ……P+型領域、１８……第１の配線
材料、１９……Ｎ型エピタキシヤル層、２０……
第２の配線材料。
Claims (1)
- 【特許請求の範囲】 １ 一導電形半導体中に相互に離間した第１およ
び第２の逆導電形領域を埋設形成する工程と、上
記第１の逆導電形領域に対向する前記一導電形半
導体表面領域に局部的に第１の電極材料を配設す
る工程と、この第１の電極材料の表面および側面
を陽極化成により絶縁化する工程と、この絶縁化
材料直下を除く前記一導電形半導体中に前記第１
および第２の逆導電形領域に達するエネルギで逆
導電形不純物をイオン注入する工程と、レーザ光
を照射して上記イオン注入層を活性化する工程
と、前記第１の電極材料の近傍で露出された半導
体表面に第２の電極を配設してパターニングする
工程とを具備したことを特徴とする半導体装置の
製造方法。 ２ 逆導電形不純物の全面イオン注入は1014cm-2
以上のドーズで行われるものである特許請求の範
囲第１項記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15460179A JPS5678154A (en) | 1979-11-29 | 1979-11-29 | Manufacture of semiconductor device |
| DE8080107315T DE3071489D1 (en) | 1979-11-29 | 1980-11-24 | Method of manufacturing a semiconductor device with a schottky junction |
| EP80107315A EP0029986B1 (en) | 1979-11-29 | 1980-11-24 | Method of manufacturing a semiconductor device with a schottky junction |
| US06/210,749 US4338139A (en) | 1979-11-29 | 1980-11-26 | Method of forming Schottky-I2 L devices by implantation and laser bombardment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15460179A JPS5678154A (en) | 1979-11-29 | 1979-11-29 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5678154A JPS5678154A (en) | 1981-06-26 |
| JPS639668B2 true JPS639668B2 (ja) | 1988-03-01 |
Family
ID=15587741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15460179A Granted JPS5678154A (en) | 1979-11-29 | 1979-11-29 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5678154A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60240156A (ja) * | 1984-05-14 | 1985-11-29 | Agency Of Ind Science & Technol | 耐放射線半導体集積回路装置 |
-
1979
- 1979-11-29 JP JP15460179A patent/JPS5678154A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5678154A (en) | 1981-06-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4066473A (en) | Method of fabricating high-gain transistors | |
| US7932538B2 (en) | Insulated gate bipolar transistor and method of fabricating the same | |
| US4539742A (en) | Semiconductor device and method for manufacturing the same | |
| US5414290A (en) | IGBT with self-aligning cathode pattern and method for producing it | |
| JPS6228577B2 (ja) | ||
| US4075039A (en) | Integrated logic circuit and method of fabrication | |
| KR100227177B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP2635044B2 (ja) | 半導体デバイス | |
| US4338139A (en) | Method of forming Schottky-I2 L devices by implantation and laser bombardment | |
| US4639757A (en) | Power transistor structure having an emitter ballast resistance | |
| US4149906A (en) | Process for fabrication of merged transistor logic (MTL) cells | |
| US4823174A (en) | Bipolar transistor and process of fabrication thereof | |
| JPS639668B2 (ja) | ||
| JPH0249025B2 (ja) | ||
| JPH0582986B2 (ja) | ||
| JPH0210584B2 (ja) | ||
| JP3918209B2 (ja) | 絶縁ゲート型バイポーラトランジスタ及びその製造方法 | |
| JPH10335630A (ja) | 半導体装置及びその製造方法 | |
| JP2000216168A (ja) | バイポ―ラトランジスタとその製造方法 | |
| JPH06508962A (ja) | パワー半導体素子及びその製造方法 | |
| JPS6254464A (ja) | バイポ−ラトランジスタ及びその製法 | |
| JP2683552B2 (ja) | バイポーラトランジスタの製法 | |
| JPH10189755A (ja) | 半導体装置及びその製造方法 | |
| JP2718376B2 (ja) | 半導体集積回路およびその製造方法 | |
| JP2888652B2 (ja) | 半導体集積回路装置及びその製造方法 |