JPS639142A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体記憶装置に係り、特に、ダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）のセル構造に関す
るものである。

（従来の技術） 従来、この種の装置は１つのスイッチングトランジスタ
と１つのキャパシタから成っており、キャパシタに蓄積
した電荷をスイッチングトランジスタを介して出し入れ
し記憶するものである。このような構成を実際の半導体
素子で実現するためにシリコン（Ｓｉ）基板−酸化膜−
多結晶Ｓｉ電極から成るキャパシタとＭＯ５型トランジ
スタとをウェハ表面に平面的に形成する方法が用いられ
ていた。

しかし、素子の集積度が向上するにしたがってこのよう
な配置ではもはや縮小化が限界に近づいている。そこで
、第４図に示すように、キャパシタ部分をＳｔ基板１に
掘ったａ２の中に形成し、キャパシタの容量を確保しな
がらＳｉウェハ上に占めるキャパシタの面積を小さくす
るという方法が提案され、この方法に沿った各種のバリ
ニーシランの研究開発が行われている。なお、第４図に
おいて、Ｃはキャパシタ部分、３はセルプレート、４は
多結晶Ｓｔワード線、５はＡＩビット線である。

（発明が解決しようとする問題点） しかしながら、更に、集積度を向上させるためには、よ
り小さな面積にメモリセル゛を形成しなければならず、
単にキャパシタを溝に埋め込むだけでは、より一層の集
積度の向上を図るには限界があった。

本発明は、上記問題点を除去し、より一層の高密度集積
化が可能なメモリセルを存する半導体装！を提供するこ
とを目的とする。

（問題点を解決するための手段） 本発明は、上記問題点を解決するために、ＤＲＡＦＴの
メモリセルのキャパシタの一方の電極１４をＰ゛Ｓｉ単
結晶基板１０上のＮ“Ｓｉ単結晶（エピタキシャル）層
とし、そのキャパシタの他の電極１３を上記Ｎ″Ｓｔ単
結晶層のある領域を囲むように所定の形状にＰ″Ｓｔ単
結晶基板１０まで到達する深さに掘られた溝の中にＮ’
Ｓｉ単結晶層の溝側壁部分に設けた酸化膜１４を介して
形成し、この電極１３を各メモリセルの共通電極とする
ことにより同時に素子分離領域として用いるようにし、
更に、前記Ｎ″Ｓｉ単結晶層上にＮ−Ｓｉ単結晶層１５
を設け、該Ｎ−Ｓｉ単結晶層１５の選択的に形成した領
域の中の一部に金属シリサイド層１７を埋め込み、これ
をワード線とし、更に、Ｎ−Ｓｉ単結晶層１５の上部に
Ｎ゛半導体層１８を形成し、２５　Ｎ　”半導体層１８
にビット線を接続し、前記Ｎ゛半導体層−前記Ｎ−Ｓｉ
単結晶層−前記Ｎ″Ｓｉ単結晶層をワードＮＩＡ電極で
制御するパーミアブル（浸ｉ３）ベーストランジスタ（
ｐｅｒ−ｍｅａｂｌｅ　ｂａｓｅ　ｔｒａｎｓｉＳｔｏ
ｒ）として動作させることによりスイッチング作用を行
うようにしたものである。

（作用） 本発明によれば、上記のように、電荷蓄積領域をＰ°単
結晶基板上のＮ″Ｓｉ単結晶（エピタキシャル）層に設
け、セルプレートを溝の中に埋め込んで全てのセルに共
通になるようにし、更に、電荷蓄積領域の真上にスイッ
チングトランジスタを設けるようにしたので、セルプレ
ートの占存部分がそのままセル分離部分として働き、特
別に素子分離領域を設ける必要がなくなり、また、スイ
ッチングトランジスタも平面的には面積を必要としない
ので、高密度集積化を図ることができる。

（実施例） 以下、本発明の実施例について図面を参照しながら詳細
に説明する。

第１図は本発明の一実施例を示すＤＲＡＭのメモリセル
の上面図、第２図は第１図のｎ−ｎ線断面図、第３図は
本発明のＤＲＡ？Ｉのメモリセルの回路である。

なお、第１図の一点鎖線で囲まれた領域が１個のＤＲＡ
Ｍのセルに対応する。

図中、１８はスイッチングトランジスタのエミッタであ
るＮ゛単結晶層であり、このＮ゛単結晶層の下に完全に
重なった形でスイッチングトランジスタのチャネルであ
るＮ−Ｓｉ単結晶層１５、電荷蓄積キャパシタの一方の
電極（第１の電極）１２となる°Ｎ″Ｓｔ単結晶層が存
在する。Ｎ゛単結晶層１２の領域以外の全ての部分には
電荷蓄積キャパシタのもう一方の電極（第２の電極）１
３が埋め込まれており、同時にこれが各セルを電気的に
分離している。なお、この第２の電極は多結晶Ｓｉから
なっている。また、１７はスイッチングトランジスタの
ベース電極を兼ねたワード線であり、１９はスイッチン
グトランジスタのエミッタ電極であるＮ゛単結晶層１８
にコンタクト穴２０を介して接続されたビット線を示し
ている。第２図において、Ｐ”Ｓｔ単結晶基板１０上に
、Ｐ−５ｉ単結晶層１１を介して設けられたＮ″Ｓ１単
結晶層１２があり、これが電荷蓄積キャパシタの一方の
電極及びスイッチング静電誘導トランジスタのコレクタ
領域となる。このＮ″Ｓｌ単結晶層１２を囲むように低
抵抗多結晶５ｉｉｔ８ｉ１１３が薄い絶縁膜１４を介し
て設けられている。スイッチングトランジスタはＮ″Ｓ
ｉ単結晶層１上に設けられたＮ″Ｓｔ単結晶中の電位ポ
テンシャルをワード線１７に印加された電圧によって制
御することにより、オン、オフ動作させる。

ワード線１７と多結晶Ｓｉ電極１３との間には比較的厚
い酸化膜を設はワード線の寄生容量を少なくしている。

ワード線１７はＮ１５ｉｚエピタキシヤル層で構成し、
このＮｉ５１ｇエピタキシャル層とＮ−Ｓｉ単結晶層１
５との間にはショットキー接合を形成する。ここで、Ｓ
ｉとＮ１５ｉｔとは相互にヘテロエピタキシャル成長が
可能であり、Ｓｉ上にＮ１５ｉｚ層を形成・加工した後
、更に、Ｓｉをエピタキシャル成長させることで第２図
に示されるような埋め込みＮ１５ｉｚエピタキシヤル層
（ワードＭＡ”）　１７が形成できる。

次に、第１図及び第２図に示したＤＲＡＭのメモリセル
の等価回路を第３図に示す１図中、でＢＬ、。

ＢＬｔ＋＋はそれぞれｉ番目、ｉ＋１番目のビットライ
ンを示しており、ＷＬｋはに番目のワードラインを示し
ている。また、Ｖ、は多結晶シリコン電極２に印加され
る電圧である。

ココテ、今、Ｖ、−ＯＶとし、Ｑ、、　Ｑ、のカットオ
フ電圧−２ｖとすると、データの書き込み時にはＶＩＬ
ｌ　−５Ｖ、　　Ｖｗｔｈ−ＯＶとすれば、蓄積キャパ
シタＣ１に蓄えられる電荷ＱＩＭはＱ＋、”５・ＣＩに
なる。

次に、Ｌ−Ｌｍ−−５Ｖとすると、Ｃ８はビット線から
切り離され、ＱＩＭがＣ１に保持される。

データを読み出す場合は、ＶｍＬｔ−ＯＶとしておイテ
、Ｖｗｔｍ　”　ＯＶとし、Ｑｌを貫通させると０１に
蓄えられていた電荷ＱＩＭがＢＬ！に流れ込み情報とし
て読み出される。

この動作は本質的には従来用いられている、１トランジ
スタ１キヤパシタのメモリセルの動作と同じであり、例
えば、ｖ、”　５　Ｖで動作させるようなバリエーショ
ンはいろいろ考えられる。

また、上述の説明ではスイッチングトランジスタをデブ
レシッンモード（ｄｅｐｌｓｔｉｏｎ　ｍｏｄｅ）の特
性であるとしたが、デバイスの設計によりこれはエンハ
ンスメントモード（ｅｎｈａｎｃｅ＋ｎｅｎｔ　ｍｏｄ
ｅ）にすることも可能である。トランジスタの閾値電圧
或いはリーク電流を決める最大のファクターはＮ−５ｉ
単結晶層中の不純物濃度Ｎ、とチャネル幅Ｗであり、こ
れらのＮ、とＷとを小さくすれば闇値電圧の絶対値、リ
ーク電流ともに小さくなる。

いま、トランジスタをエンハンスメントタイプにするこ
とを考える。　ＮｉＳｉ２層をワード線として、Ｖｗ”
Ｏとすると、この時チャネル部（第２図のＷで示した領
域参照）が完全に空乏化されチャネルがピンチオフする
にはＮ型ＳｉとＮ１５ｉｚとの間の［”Ｊ高さである０
、７ｖの電圧で空乏層がどれだけ広がるかに対応してい
る。これはＮ−の濃度Ｎ。

が１０”、　１０１ｓ、　１０′４／−に対してほぼ０
．２μｍ。

０．７μｍ、　　２μｍになる。従って、これを満たす
条件は実用的にはＷＳ２．５ｔＪ　ｍ、　　Ｎ＋＋　＜
１０１Ｓ／ａＪ程度であればエンハンスメントタイプと
なる。

次に、第１図及び第２図に示した［ｌＲＡＭのメモリセ
ルの製造方法について第５図を参照しながら説明する。

まず、ボロン濃度１０１７〜１０”／−程度のＰ”Ｓｉ
単結晶基板上１０にボロン濃度１０′３〜１０”／ｃｄ
程度のＦ”Ｓｉ単結晶層１１を厚さ約０．５〜１．０μ
ｍエピタキシャル成長させ、更に、リン、アンチモン或
いはヒ素濃度が１０１７〜１０”／ａＪ程度のＮ″Ｓ１
単結晶眉１２を厚さ３〜４μｍエピタキシャル成長させ
基板を得る〔第５図（ａ）参照〕。

次に、この基板にフォトリソグラフィー、エツチング技
術を用い所定の形状にその底部がＰ”Ｓｉ単結晶Ｊｉｌ
Ｏに達するように溝を形成する。そして、その溝形成時
にＳｉ結晶に加えられたダメージを十分回復或いは除去
した後、上記Ｓｔ基板を酸化し、そのＳｉ基板表面に約
１００〜２００人の酸化膜を形成し、更に、高ドープ多
結晶Ｓｉ層１３を堆積させ、平坦化を行う〔第５図（ｂ
）参照〕。

次に、Ｎ″Ｓｉ単結晶層１２表面の酸化膜を除去し、こ
の上にＮ”　Ｓｉ単結晶層１５をエピタキシャル成長さ
せ、所定の形状に加工する。

次に、５ｉｆｔ膜１６の堆積及び平面化を行い、Ｎ−５
ｔ単結晶層１５の表面とＳｉＯオ膜１６の表面が平らに
なるようする〔第５図（ｃ）参照〕。

次に、その上にＮｉ層を形成する。この時、ＮｔがＳｔ
と反応し、Ｎ１５ｉｚ層１７がＳｉ上にエピタキシャル
成長するような条件で成長させる。尚、このＮｉ層のＳ
ｉ上への堆積については、例えば、Ａｐｐｌ、Ｐｈｙｓ
。

Ｌｓｔｔ、、Ｖｏｌ、４２．Ｎｏ、１０．１５　Ｍａｙ
　１９８３．Ｐ８８９−８９０に記載されている。

次に、ＳｉＯ２膜１６上のＮｉ及びＳｉ上のＮ１５ｉｚ
を所定の形状に加工し〔第５図（ｄ）参照〕、更に、前
述したＮ−５ｔ単結晶層１５上及びＮ１５ｉ１層１７上
にＮ−３ｉ単結晶層１５をエピタキシャル成長させる。

更に、酸化膜１６の堆積及び平坦化、コンタクトホール
を形成し、次に、イオン注入或いは拡散によりＮ−Ｓｉ
単結晶層１５表面にＮ″Ｓｉ層１８層形８する。更に、
Ａ１配線１９の莫着及びパターニングを行い、最終的に
第１図及び第２図に示されるようなりＲＡＭのメモリセ
ルを得る。

上記したプロセスはＮ１５ｉｚ膜１７の形成以外は比較
的な容易な技術で達成でき、実用的といえる。

また、最小寸法を０．８μｍ、パターンの合わせ余裕を
０．２μｍとするとセル面積は４．５μｍ２という非常
に小さなものになる。これは同じ最小寸法で設計された
従来型のメモリセルが１０μｍ２以上の面積であること
を考えると非常に有利といえる。

このように、小面積のセルを実現できる最大の理由は、
電荷蓄積キャパシタ直上にパーミアブルベーストランジ
スタを設けた構造を採用し、また、上記パーミアブルベ
ーストランジスタの周囲を厚い酸化膜で囲んだため、ビ
ット線のコンタクト形成にパターンの合わせ余裕を設け
なくても良いこと等のためである。

なお、本実施例ではビット線のベース電極を高抵抗ＳＬ
　（Ｎ−Ｓｉ単結晶層）中に埋め込んだ構造にしたが、
ベース電極は高抵抗Ｓｔの側面部或いは側面から高抵抗
Ｓｉ内部の一部にかけて形成し、トランジスタのチャネ
ルを、第６図に示されるように、高抵抗Ｓｉの中心付近
に設けるように構成しても本質的には同じ動作をさせる
ことができる。

まｈ、上記実施例においてはＰ’Ｓｉ単結晶基板上にＮ
”エピタキシャルｂ エピタキシヤルｂ 問題ない、また、セルプレート電極も低抵抗多結晶Ｓｉ
以外に高融点金属或いはシリサイドを用いることもでき
る。

更に、ワード線としてＮ１５Ｉｔの他にＣｏＳ　ｉ　ｚ
でも同様なエピタキシャル成長が可能である。

なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排際するものではない。

（発明の効果） 以上、詳細に説明したように、本発明によれば、次のよ
うな効果を奏することができる。

（１）セルの電荷蓄積領域をＰ゛半導体単結晶基板上の
Ｎ°単結晶層に設け、セルプレートを溝の中に埋め込ん
で全てのセルに共通になるようにし、更に、電荷蓄積領
域の真上にスイッチングトランジスタを設けるようにし
たので、セルプレートの占有部分がそのままセル分離部
分として働き、特別に素子分離領域を設ける必要がなく
なり、また、スイッチングトランジスタも平面的には面
積を必要としないので、高密度高集積化されたメモリセ
ルアレイを提供することができる。

（２）Ｐ”半導体単結晶基板とＮ゛単結晶層の間にＰ−
半導体単結晶層を設けたことで電荷蓄積層と基板との耐
圧を向上できる。

（３）セルプレートがＰ゛半導体単結晶基板まで到達す
る溝に埋め込まれているのでセル間のリークが小さい。

（４）セルプレートとして低抵抗多結晶Ｓｉ或いは金属
を用いることができるのでセル間の電位変動による干渉
がない。

（５）上記（３）と（４）に加え、Ｐ゛半導体単結晶基
板を用いるのでソフトエラーに対しても強い。

（６）スイッチングトランジスタ（トランスファゲート
）としてパーミアブルベーストランジスタを用いたので
、セルの一層の微細化を行うことができる。

（７）設計ルールがゆるくても小さなセルを得ることが
できる。

（８）設計条件を適切に選ぶことにより、トランスファ
ゲートトランジスタをエンハンスメント型トランジスタ
にでき、回路設計も容易にできる。

【図面の簡単な説明】

第１図は本発明に係るＤｌｉＡ？Ｉのメモリセルの上面
図、第２図は第１図の■−■線断面図、第３図は本発明
のＤＲＡＭのメモリセル回路図、第４図は従来のＤＲＡ
Ｍのメモリセルの断面図、第５図は本発明の１）ＲＡＭ
のメモリセルの製造工程断面図、第６図は本発明の他の
実施例を示す０ＲＡｌｌのメモリセルの上面図である。 １０・・・Ｐ″Ｓｉ単結晶基板、１１・・・Ｐ−５ｉ単
結晶層、１２・・・Ｎ″Ｓｔ単結晶層、１３・・・低抵
抗多結晶Ｓｉ層、１４・・・薄い酸化膜、１５・・・Ｎ
−Ｓｉ単結晶層、１６・・・５ｉＯ１膜、１７・・・Ｎ
１５ｉ１層、１８・・・Ｎ″Ｓｔ層、１９・・・ＡＩ配
線。

Claims (5)

【特許請求の範囲】
1. （１）、 （ａ）第１の導電型の低抵抗半導体単結晶基板上に第１
   の導電型の薄い第１の高抵抗半導体単結晶層を介して選
   択的に形成された第２の導電型の低抵抗半導体単結晶層
   からなる第１の電極と、該第１の電極、前記半導体単結
   晶基板及び薄い絶縁膜により電気的に分離され、かつ前
   記第１の電極の側面を囲むように形成された導電層から
   なる第２の電極とを設け、前記第１の電極、前記絶縁膜
   及び前記第２の電極によって記憶電荷蓄積用コンデンサ
   を形成し、 （ｂ）前記半導体単結晶基板上にそれぞれ分離して配列
   された前記第１の電極に対し、前記第２の電極は前記第
   １の電極以外の領域を覆うように形成し、それぞれのセ
   ルにおける前記第２の電極は各セルに共通になるように
   電気的に、かつ、形状的につながり、更に、前記第１の
   電極の表面と前記第２の電極の表面とは略平坦になるよ
   うに形成し、（ｃ）前記第１の電極上に第２の導電型を
   有する第２の高抵抗半導体単結晶層を選択的に形成し、
   該第２の高抵抗半導体単結晶層中の一部を横切るように
   第３の電極を該第２の高抵抗半導体単結晶層とエピタキ
   シャルな関係になるように埋め込み、更に、該第３の電
   極に接続される配線と前記第２の電極との間には絶縁膜
   を形成し、 （ｄ）前記第２の高抵抗半導体単結晶層上に第２の導電
   型の低抵抗半導体層を設け、該低抵抗半導体層、前記第
   ２の高抵抗半導体単結晶層及び前記第３の電極に接続さ
   れる配線とを覆うように絶縁膜を形成し、該絶縁膜に形
   成されたコンタクト穴を通して前記低抵抗半導体層が第
   ４の電極と接続されるようにしたことを特徴とする半導
   体記憶装置。
2. （２）前記第３の電極をワード線、前記第４の電極をビ
   ット線とし、メモリセルを構成するようにしたことを特
   徴とする特許請求の範囲第１項記載の半導体記憶装置。
3. （３）前記メモリセルをＸＹ方向にそれぞれｍ個、ｎ個
   ずつ並んでいるとした場合、ある任意のｌ番目のＸに対
   応するＹ方向のメモリセル列に対し、それぞれのメモリ
   セルの前記第４の電極が全て接続され、ある任意のに番
   目のＹに対応するＸ方向のメモリセル列に対し、それぞ
   れのメモリセルの前記第３の電極が全て接続されるよう
   にしたことを特徴とする特許請求の範囲第２項記載の半
   導体記憶装置。
4. （４）前記第３の電極としてＮｉＳｉ＿２或いはＣｏＳ
   ｉ＿２を用いることを特徴とする特許請求の範囲第１項
   又は第２項記載の半導体記憶装置。
5. （５）前記第２の高抵抗半導体単結晶層の添加不純物濃
   度が１０＾１＾５／ｃｍ＾３以下であり、かつ、前記第
   ３の電極と前記第２の高抵抗半導体単結晶層の側壁との
   間隔が０．５μｍ以下であることを特徴とする特許請求
   の範囲第１項又は第２項記載の半導体記憶装置。