JPS6390912A - タイミング信号遅延回路装置 - Google Patents

タイミング信号遅延回路装置

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JPS6390912A
JPS6390912A JP61236716A JP23671686A JPS6390912A JP S6390912 A JPS6390912 A JP S6390912A JP 61236716 A JP61236716 A JP 61236716A JP 23671686 A JP23671686 A JP 23671686A JP S6390912 A JPS6390912 A JP S6390912A
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delay
circuit
delay circuit
circuits
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泰一 尾辻
Naoaki Narumi
鳴海　直明
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 誤差率の絶対値をｅとするとき、 （１＋ｅ）　Ｔ・＝（１−ｅ）　　（Σ　”　ｍｋ”　
Ｔ（ｉ−１）ｊ）Ｊ ｋ＝１ ＋Ｔｄ の関係を満足していることを特徴とするタイミング信号
遅延回路装置。
４、タイミング信号に互に異なる遅延時間を与える複数
ｍ個の遅延回路本体Ｄ１〜ＤＩと、それら遅延回路本体
Ｄ１〜Ｄｍの入力側または出力側に接続され且つ上記複
数ｍ個の遅延回路本体Ｄ１〜Ｄｍ中の１つを制御情報に
もとずき選択する選択回路とを有する複数ｎ個の遅延回
路Ｕ、〜Ｕｏと、上記タイミング信号に互に異なる遅延
時間を与える複数に個の補正用遅延回路本体Ｄ　′〜Ｄ
　′と、それ１に ら補正用遅延回路本体Ｄ　′〜Ｄｋ′中の１つを補正用
制御情報にもとずき選択する補正用選択回路とを有する
Ｌ個（虱は１以上の整数）の補正用遅延回路Ｕ　′〜Ｕ
ｌ′とが、縦続接続されている縦続接続回路と、 °　出力タイミング信号の入力力タイミング信号に対す
る遅延時間の予定の設定値を表している設定情報と、上
記縦続接続回路から得られる出力タイミング信号の入力
タイミング信号に対する遅延時間の値の、上記設定値か
らの誤差量を表わしている誤差情報とを受けて、それら
設定情報及び誤差情報の演算を行い、上記遅延回路Ｕ１
〜Ｕｎの選択回路に対する上記制御情報及び上記補正用
遅延回路の選択回路に対する補正用制御情報を、上記縦
続接続回路から得られる上記出力タイミング信号の上記
入力タイミング信号に対する遅延時間の値が上記設定値
に最も近い値で得られるべく発生させる演算制御回路と
を有することを特徴とするタイミング信号遅延装置。
５、特許請求の範囲第４項記載のタイミング信号遅延装
置において、 上記設定値の予定の設定分解能をＴｄ、第ｊ番目の遅延
回路ｔＪｊ　（ｊ＝１．２・・・・・・ｎ）における第
１番目の遅延回路本体Ｄ、（ｉ＝１．２・・・・・・ｍ
）が上記タイミング信号に与えの関係を満足し、 第β番目の補正用遅延回路Ｕ’（β＝１゜β ２・・・・・・・・・ｌ）における第α番目の補正用遅
延回路本体Ｄ’（α−１，２・・・・・・・・・ｋ）が
上α 記タイミング信号に与える遅延時間をＴ（ｘβとすると
き、 Ｔ　　　＝Ｔ　　・（α−１）・ｋβ−１αβ　　α の関係を満足していることを特徴とするタイミンク信号
遅延回路装置。
３、発明の詳細な説明 産業上の利用分野 本発明は、タイミング信号に、予定の設定値を有する遅
延時間だけ遅延を与えるタイミング信号遅延回路装置に
関する。
従来の技術 従来、Ｍ７図に示すような、入力タイミング信号Ｑ１の
供給される論理ゲート回路１と、その出力側に接続され
た、抵抗Ｒと可変容量素子Ｃとからなる複数ｎ個の遅延
回路本体Ｄ１〜Ｄ。が縦続接続されている縦続接続回路
Ｇを有し、その遅延回路本体Ｄ１〜Ｄ、の可変容量素子
Ｃの容量を、縦続接続回路Ｇから実際に得られる出力タ
イミング信号Ｑ２の入力タイミング信号Ｑ１に対する遅
延時間の値の、縦続接続回路Ｕから得られる出力タイミ
ング信号の入力タイミング信号Ｑ１に対する遅延時間の
予定の設定値からの誤差量を表しているコード化されて
いる誤差情報Ｅを入力とするＤ／Ａ変換回路Ｂからのア
ナログ制御信号によって制御することによって、縦続接
続回路Ｇから、出力タイミング信号Ｑ２を、入力タイミ
ング信号Ｑ１に対して上）ホした予定の設定値に最も近
い値の遅延時間だけ遅延して出力するようになされたタ
イミング信号遅延回路装置が提案されている。
また、第８図に示すような、入力タイミング信号Ｑ１を
三角波に変換する波形変換回路１１と、その出力側に接
続された閾値ゲート回路１２との縦続接続回路Ｇを有し
、その閾値ゲート回路１２の閾値を、第７図の場合と同
様の誤差情報Ｅを入力とするＤ／Ａ変換変換回路病のア
ナログ制御信号によって制御することによって、縦続接
続回路Ｇから、出力タイミング信号Ｑ２を、入力タイミ
ング信号Ｑ１に対して上述した予定の設定値に最も近い
値の遅延時間だけ遅延して出力するようになされたタイ
ミング信号遅延回路装置も、従来、提案されている。
発明が解決しようとする問題、 しかしながら、第７図で上述したタイミング信号遅延回
路装置の場合、Ｄ／Ａ変換変換回路病精度に構成されて
いない限り、高精度な遅延時間に遅延の与えられた出力
タイミング信号Ｑ２を出力することができないとともに
、高精度に構成されたＤ／Ａ変換変換回路病要としてい
ることなどから、タイミング信号遅延回路装置を、小型
密実に、半導体集積回路化するのに困難を伴なっていた
。
また、第８図で上述したタイミング信号遅延回路装置の
場合も、波形変換回路１１、閾値ゲート回路１２及びＤ
／Ａ変換変換回路病精度に構成されていない限り、高精
度な遅延時間に遅延の与えられた出力タイミング信号Ｑ
２を出力することができないとともに、高精度に構成さ
れた波形変換回路１１、閾値ゲート回路１２及びＤ／Ａ
変換変換回路病要としていることなどから、第７図の場
合と同様に、タイミング信号遅延回路装置を、小型密実
に、半導体集積回路化するのに困難を伴なっていた。
ｐ　１、を　決するための手段 よって、本発明は、上述した欠点のない新規な、タイミ
ング信号遅延回路装置を提案せんとするものである。
本願第１番目の発明によるタイミング信号遅延回路装置
は、タイミング信号に互に異なる遅延時間を与える複数
ｍ個の遅延回路本体Ｄ１〜Ｄｍと、それら遅延回路本体
Ｄ１〜Ｄｍの入力側または出力側に接続され且つ上記複
数ｍ個の遅延回路本体Ｄ　　−Ｄ　　中の１つを制御情
報にｍ ちとすき選択する選択回路とを有する複数ｎ個の遅延回
路Ｕ　−Ｕ　が縦続接続されている縦続接続回路と、出
力タイミング信号の入力タイミング信号に対する遅延時
間の予定の設定値を表している設定情報と、上記縦続接
続回路から１りられる出力タイミング信号の入力タイミ
ング信号に対する遅延時間の値の、上記設定値からの誤
差量を表わしている誤差情報とを受けて、それら設定情
報及び誤差情報の演算を行い、上記遅延回路Ｕ１〜Ｕｎ
の選択回路に対する上記制御情報を、上記縦続接続回路
から得られる上記出力タイミング信号の上記入力タイミ
ング信号に対する遅延時間の値が上記設定値に最も近い
値で得られるべく発生させる演ｎ制御回路とを有する。
また、本願第２番目の発明によるタイミング信号遅延回
路装置は、タイミング信号に互に異なる遅延時間を与え
る複数ｍ個の遅延回路本体Ｄ１〜Ｄｍと、それら遅延回
路本体Ｄ１〜ＤＩ１１の入力側または出力側に接続され
且つ上記複数ｍ＠の遅延回路本体Ｄ１〜Ｄ０中の１つを
制御情報にもとずき選択する選択回路とを有する複数ｎ
個の遅延回路Ｕ１〜Ｕｎと、上記タイミング信号に互に
異なる遅延時間を与える複数に個の補正用遅延回路本体
Ｄ１′〜Ｄｋ′と、それら補正用遅延回路本体Ｄ１′〜
Ｄ、′中の１つを補正用制御情報にもとずき選択する補
正用選択回路とを有する１個（ｆＬは１以上の整数）の
補正用遅延回路Ｕ１′〜Ｕｊ、′　とが、縦続接続され
ている縦続接続回路と、出力タイミング信号の入力タイ
ミング信号に対する遅延時間の予定の設定値を表してい
る設定情報と、−Ｆ記縦続接続回路から得られる出力タ
イミング信号の入力タイミング信号に対する遅延時間の
値の、上記設定値からの誤差量を表わしている誤差情報
を受けて、それら設定情報及び誤差情報の演算を行い、
上記遅延回路Ｕ１〜Ｕｎの選択回路に対する上記制御情
報及び上記補正用遅延回路Ｕ１′〜Ｕ１．′の選択回路
に対する補正用制御情報を、上記縦続接続回路から得ら
れる上記出力タイミング信号の上記入力タイミング信号
に対する遅延時間の値が上記設定値に最も近い値で得ら
れるべく発生させる演算制御回路とを有する。
作用・効果 本願第１番目の発明によるタイミング信号遅延回路装置
によれば、遅延回路Ｕ、〜Ｕｏのそれぞれにおいてその
選択回路によって選択された遅延回路本体Ｄ１〜ＤＩ中
の１つからなる、全体としてｎ個の遅延回路本体がそれ
ぞれタイミング信号に与える遅延時間の和の遅延時間だ
け、入力タイミング信号に対して遅延している出力タイ
ミング信号を、縦続接続回路から出力させることができ
るので、タイミング信号遅延回路装置としての機能が得
られる。
そして、この場合、遅延回路Ｕ１〜Ｕｎの遅延回路本体
り、〜Ｄ、のそれぞれがタイミング信号に与える遅延時
間が、予め適当に選定されていれば、それらの遅延時間
がとくに高精度でなくても、従って、遅延回路Ｕ１〜Ｕ
ｎの遅延回路本体Ｄ１〜Ｄ、が高精度に構成されていな
くても、高精度な遅延時間に遅延された出力タイミング
信号を出力させることができる。
また、このように遅延回路Ｕ１〜Ｕｎの遅延回路本体Ｄ
１〜ＤＩが高精度に構成されていなくてもよいので、ま
た、遅延回路Ｕ１〜Ｕｎの選択回路、及び演算制御回路
も、容易に、半導体集積回路化することができるので、
タイミング信号遅延回路装置を、小型密実に、容易に、
半導体集積回路化することができる。
さらに、本願第１番目の発明によるタイミング信号遅延
回路装置において、前述した設定値の予定の設定分解能
を王４、第ｊ番目の遅延回路Ｕｊ　（ｊ＝１．２・・・
・・・ｎ）における第１番目の遅延回路本体Ｄ・　（ｉ
＝１．２・・・・・・ｍ）が上記タイミング信号に与え
る遅延時間をＴｌｊとするとき、 Ｔ　ｉｊ＝　Ｔｄ　・（ｉ−１）　−ｍｊ−１・・・・
”　（１）の関係を満足させれば、各遅延回路本体がタ
イミング信号に与える遅延時間に、絶対誤差を有してい
ても、相対誤差がない場合、設定分解能の値と絶対誤差
の値との和の値から、その和の値でなる飛び時間間隔を
順次等間隔にとった複数の鎖中の１つの値だけ、遅延時
間の与えられた出力タイミング信号を出力させることが
できる。
また、本願第１番目の発明によるタイミング信号遅延回
路装置において、前述した設定値の予定の設定分解能を
Ｔ１、第ｊ番目の遅延回路Ｕｊ　（Ｊ＝１．２・・・・
・・ｎ）における第１番目の遅延回路本体り、（＋＝１
．２・・・・・・ｍ）がタイミング信号に与える遅延時
間をＴ　、ｊ、その遅延時間Ｔｉｊの相対誤差率の絶対
値をｅとするとき、遅延時間Ｔ１ｊが、 （１”　ｅ　）　Ｔ　Ｉ　Ｊ　＃（’−ｅ）　　（Σ　
Ｔｍｋ”（ｉ−１）ｊ）十に＝１ Ｔｄ　　　　　　　　　　　　　　　　　　　　・・・
・・・・・・　（２）の関係を満足していれば、各遅延
回路本体がタイミング信号に与える遅延時間に、相対誤
差を有していても、設定分解能の値と相対誤差との和の
値から、その和の値でなる飛び時間間隔を順次等間隔に
とった複数の鎖中の所望の１つの値だけ、遅延時間の与
えられた出力タイミング信号を出力させることができる
。
また、本願第２番目の発明によるタイミング信号遅延回
路装置によれば、遅延回路Ｕ１〜Ｕ。のそれぞれにおい
てその選択回路によって選択された遅延回路本体Ｄ１〜
ＤＩ中の１つからなる、全体としてｎ個の遅延回路本体
がそれぞれタイミング信号に与える遅延時間の和と、補
正用遅延回路Ｕ１′〜Ｌｌ　ｘ　’のそれぞれにおいて
その選択回路によって選択された補正用遅延回路本体Ｄ
　′〜Ｄ　′中の１つからなる、全１に 体としてＬ個の補正用遅延回路本体がそれぞれタイミン
グ信号に与える遅延時間の和との和だけ、入力タイミン
グ信号に対して遅延している出力タイミング信号を、縦
続接続回路から出力させることができるので、本願第１
番目の発明によるタイミング信号遅延回路装置の場合と
同様に、タイミング信号遅延回路装置としての機能が得
られる。
そして、この場合も、本願第１番目の発明によるタイミ
ング信号遅延回路装置の場合と同様に、遅延回路Ｕ　−
Ｕ　の遅延回路本体Ｄ１〜ｎ Ｄ　のそれぞれがタイミング信号に与える遅延慣 時間及び補正用遅延回路Ｕ１′〜Ｕ　ｈ　’の補正用遅
延回路本体Ｄ１′〜Ｄｋ′のそれぞれがタイミング信号
に与える遅延時間が、予め適当に選択されていれば、そ
れらの遅延時間がとくに高精度でなくても、従って、遅
延回路Ｕ１〜Ｕ。の遅延回路本体Ｄ１〜Ｄ０、及び補正
用遅延回路Ｕ　′〜Ｕｌ′の補正用遅延回路本体Ｄ１′
〜Ｄｋ′が高精度に構成されていなくても、高精度の遅
延時間に遅延された出力タイミング信号を出力させるこ
とができる。
しかしながら、本願第２番目の発明によるタイミング信
号遅延回路装置の場合、遅延回路Ｕ１〜Ｕ　の外、補正
用遅延回路Ｕ１′〜Ｕｌ′を有するので、本願第１番目
の発明によるタイミング信号遅延回路装置の場合よりも
、より高精度な遅延時間に遅延された出力タイミング信
号を出力させることができる。
また、本願第２番目の発明によるタイミング信号遅延回
路装置の場合、本願第１番目の発明によるタイミング信
号遅延回路装置の場合と同様に、遅延回路Ｕ１〜Ｕｎの
遅延回路本体Ｄ１〜Ｄ　１及び補正用遅延回路Ｕ　′〜
Ｕ　′のＩＩＩ　　　　　　　　　　　　１　　　　ｆ
ｔ補正用遅延回路本体Ｄ１′〜Ｄｋ′が高精度に構成さ
れていなくてもよいので、また、遅延回路Ｕ１〜Ｕ　及
び補正用遅延回路Ｕ１′〜Ｕｌ′の選択回路、及び演算
制御回路も容易に半導体集積回路化することができるの
で、タイミング信号遅延回路装置を、小型密実に、容易
に、半導体集積回路化することができる さらに、本願第２番目の発明によるタイミング信号遅延
回路装置において、前述した設定値の予定の設定分解能
をＴｄ、第ｊ番目の遅延回路Ｕｊ　　（ｊ＝１．２・・
・・・・ｎ）における第１番目の遅延回路本体Ｄ＝（ｉ
＝１．２・・・・・・ｍ）が上記タイミング信号に与え
る遅延時間をＴｉｊとするとき、前述した（１）式の関
係を満足し、且つ第β番目の補正用遅延回路Ｕβ′　（
β＝１゜２・・・・・・・・・Ｌ）における第α番目の
補正用遅延回路ＤｃＸ（α＝１，２・・・・・・・・・
ｋ）がタイミング信号に与える遅延時間をＴ　　とする
とき、αβ Ｔ　　　＝Ｔ　　・（α−１）・ｋβ−１・・・・・・
（３）αβ　　α の関係を満足していれば、各遅延回路本体及び各補正用
遅延回路本体がタイミング信号に与える遅延時間に相対
誤差を有していても、本願第１番目の発明によるタイミ
ング信号遅延回路装置において前述した（１）式の関係
を満足している場合と同様に、設定分解能と相対誤差と
の和の値から、その和の値でなる飛び時間間隔を順次と
った複数の埴生の所望の１つの値だけ、遅延時間の与え
られた出力タイミング信号を出力させることができる。
実施例１ 次に、第１図を伴なって、本願第１番目の発明によるタ
イミング信号遅延回路装置の実施例を述べよう。
第１図に示す本願第１番目の発明によるタイミング信号
遅延回路装置は、複数ｎ個、例えば３個の遅延回路Ｕ１
〜Ｕｎ（＝３）が縦続接続されている縦続接続回路Ｇを
有する。
遅延回路Ｕｊ　＜ｊ＝１．２・・・・・・ｎ（＝３））
は、タイミング信号に互に異なる遅延時間を与える複数
ｍ個、例えば４個の遅延回路本体隅〜ＤＩｌｌ（＝４）
それら遅延回路本体Ｄ１〜Ｄ４の例えば出力側に接続さ
れ且つ複数ｍ個（この場合４個）の遅延回路本体Ｄ１〜
Ｄ４中の１つを、後述する演算制御回路Ｍからの制御情
報にもとずき選択する選択回路Ｓとを有する。
遅延回路Ｕｊにおけるぼ延回路本体ＤＪ　　（ｉ−１，
２・・・・・・ｍ（＝４））としては、例えば第２図に
示ずような、ナントゲート２１を用いた伝送系が用いら
れ、そして、その伝送系に、その配線容ｆｆ１２２、バ
イポーラトランジスタをそのベース・コレクタ間容量を
利用すべく用いている容量素子２３、バイポーラトラン
ジスタをそのベース・エミッタ間容口を利用すべく用い
ている容量素子２４などが接続されている構成を有する
１つ以上の系を用い得る。
また、第１図に示す本願第１番目の発明によるタイミン
グ信号遅延回路装置は、遅延回路Ｕ１〜Ｕ３の選択回路
Ｓに対する演算制御回路Ｍとを有する。
この演算制御回路Ｍは、縦続接続回路Ｇから１ｑられる
出力タイミング信号Ｑ２の入力タイミング信号Ｑ１に対
する遅延時間の予定の設定値（これを王、とする）を表
している設定情報（これをＰとする）と、縦続接続回路
Ｇから実際に得られる出力タイミング信号Ｑ２の入力タ
イミング信号Ｑ１に対する遅延時間（これを王□とする
）の値の、上述した設定値Ｔｐからの誤差量を表してい
る、第７図及び第８図で上述したと同様の誤差情報Ｅと
を受けて、それら設定情報Ｐ及び誤差情報Ｅの演算を行
ない、遅延回路Ｕ１〜Ｕ３の選択回路Ｓに対する制御情
報’ｖｖ−ｗ３を、縦続接続回路Ｇから得られる出カタ
イミング信号Ｑ２の入力タイミング信号Ｑ１に対する遅
延時間ＴＲの値が上述した設定値Ｔ、に最も近い値で得
られる内容で発生する。
以上が、本願第１番目の発明によるタイミング信号遅延
回路装置の実施例の構成である。
このような構成を有する本願第１番目の発明によるタイ
ミング信号遅延回路装置によれば、遅延回路Ｕ　−Ｕ３
のそれぞれにおいてその選択回路Ｓによって選択された
遅延回路本体Ｄ１〜Ｄ４中の１つからなる、全体として
３個の遅延回路本体がそれぞれタイミング信号に与える
遅延時間の和の値でなる上述した設定値Ｔｐに最も近い
遅延時間ＴＲだけ、入力タイミング信号Ｑ１に対して遅
延している出力タイミング信号を、縦続接続回路Ｇから
出力させることができる。
すなわち、いま、遅延回路Ｕｊ　（ｊ−１，２・・・・
・・ｎ（−３））における遅延回路本体Ｄｉ（ｉ＝１．
２・・・・・・ｍ　（＝４＞　）がタイミング信号に与
える遅延時間をＴｉｊとするとき、遅延回路Ｕ　におい
て例えば遅延回路本体Ｄ２を選択回路Ｓによって制御情
報Ｗ１の内容にもとずき選択させ、また、遅延回路Ｕ２
において例えば遅延回路本体Ｄ　を制御情報Ｗ２の内容
にもとずき選択回路Ｓによって選択させ、さらに遅延回
路Ｕ３において例えば遅延回路本体Ｄ３を選択回路Ｓに
よって制御情報Ｗ３の内容にもとずき選択させれば、 ”Ｒ””１２”２１＋７３３ で表わされる遅延時間ＴＲだけ、入力タイミング信号Ｑ
１に対して遅延している出力タイミング信号Ｑ２を、上
述した設定値Ｔ、に最も近い遅延時間だけ入力タイミン
グ信号０１に対して遅延している出力タイミング信号と
して、出力させることができる。
従って、第１図に示す本願第１番目の発明によるタイミ
ング信号遅延回路装置によれば、タイミング信号遅延回
路装置としての機能が得られる。
そして、この場合、出力タイミング信号Ｑ２を、上述し
た遅延時間の与えられたものとして、縦続接続回路Ｇか
ら出力させることができるので、遅延回路Ｕ　の遅延回
路本体Ｄ１〜Ｄ４、遅延回路Ｕ２の遅延回路本体Ｄ１〜
Ｄ４、遅延回路Ｕ３の遅延回路本体Ｄ１〜Ｄ４がそれぞ
れタイミング信号に与える遅延時間”１１〜Ｔ１４゜Ｔ
　　−Ｔ　　、Ｔ　　−Ｔ　　が、予め適当に選択され
ていれば、それら遅延時間がとくに高精度でなくても、
従って、遅延回路Ｕ　−Ｕ３の遅延回路本体Ｄ１〜Ｄ４
が高精度に構成されていなくても、高精度な遅延時間に
遅延された出力タイミング信号Ｑ２を、縦続接続回路Ｇ
から出力させることができる。
また、このように、遅延回路Ｕ１〜Ｕ３の遅延回路本体
Ｄ１〜Ｄ４が高精度に構成されていなくてもよいので、
また、遅延回路Ｕ１〜Ｕ３の遅延回路Ｓ及び演算制御回
路Ｍも、容易に、半導体集積回路化することができるの
で、タイミング信号遅延回路装置を、小型密実に、容易
に、半導体集積回路化することができる。
さらに、第１図で上述した本願第１番目の発明によるタ
イミング信号遅延回路装置において、上述した設定値Ｔ
、の予定の設定分解能を王。
とし、また、遅延回路Ｕｊの遅延回路本体り。
がタイミング信号に与える遅延時間を上述したようにＴ
・・とするとき、その遅延時間Ｔｉｊが、Ｊ 作用効果の項で上述した（１）式と同じ、Ｔ、＝Ｔ　　
・（ｉ−１）　−ｍｊ−’　−・・−・−（４）Ｊ　　
　ｄ の関係を満足するように、遅延回路Ｕｊの遅延回路本体
り、を構成させるとする。
すなわち、例えば上述した設定分解能Ｔｄを１０ＰＳ（
ピコ秒）とするとき、遅延回路Ｕｊの遅延回路本体り、
を、それがタイミング信号に与える遅延時間Ｔ・・をし
て、上述した（４）式にもとずき、第３図に示す値の遅
延時間（ｐｓ）が得られるべく構成させたとする。
しかるときは、縦続接続回路Ｇから得られる出力タイミ
ング信号Ｑ２の入力タイミング信号Ｑ１に対する最大遅
延時間’　ｌａＸは、Ｔ　　　　＝Ｔ　　　・　（ｍ　
　　−１）　　・・・・・・　（５）ｗａｘ　　　　　
ｄ で与えられるが、遅延回路Ｕ　−Ｕ３の遅延回路本体Ｄ
１〜Ｄ４のそれぞれがタイミング信号に与える遅延時間
に絶対誤差（これをＴ８とする）を有していても、相対
誤差（これをＴｃとする）を有しない場合、上述した設
定分解能Ｔ、の値と絶対誤差Ｔ　の値との和（Ｔ、＋Ｔ
８’）から、上述した最大遅延時間”　ｌａＸまでの間
において、和（Ｔｄ＋Ｔｏ）の値でなる飛び時間（Ｔ８
＋Ｔｏ）（これをＴｑとする）の間隔を順次等間隔にと
った複数の値Ｔ、２Ｔｑ、３王、・・・・・・中の所望
の１つの値だけ遅延時間の与えられた出力タイミング信
号Ｑ２を、縦続接続回路Ｇから出力させることができる
。
例えば、上述した設定分解能Ｔｄを１０ｐｓとし、そし
て、遅延回路Ｕｊの遅延回路本体り。
を、それがタイミング信号に与える遅延時間Ｔ１ｊをし
て、第３図に示す値の遅延時間が得られるべく構成させ
るとした場合において、上述した相対誤差Ｔ８が、各遅
延回路本体がタイミング信号に与える遅延時間に対し、
±１０％であるとすれば、順次等間隔にとった、値Ｔ、
（＝１０±１）、２Ｔ、（＝２　（１０±１））、３Ｔ
ｑ　（＝３（１０±１））・・・・・・中の所望の１つ
の値だけ遅延時間の与えられた出力タイミング信号Ｑ２
を、縦続接続回路Ｇから出力させることができる。
なお、遅延回路Ｕｊの遅延回路本体り、を、遅延時間Ｔ
、、が、上述した（４）式の関係を満Ｊ 足するように構成した場合において、各遅延回路本体が
タイミング信号に与える遅延時間に相対誤差Ｔ。を有す
る場合は、出力タイミング信号Ｑ２に与えられる遅延時
間の値は、上述した飛び時間下、の値で順次等間隔とっ
た複数の直中からとった１つの値にならず、設定不解能
王ｄと相対誤差下　との和（Ｔ、＋Ｔｏ）から、上述し
た最大遅延時間下　　までの間において、ａｘ 上述した飛び時間Ｔｑよりも大きな飛び時間の間隔を以
って、順次不等間隔にとった複数の直中からとった１つ
の値になる。なお、この場合の、最大飛び時間（これを
Ｔ、とする）は、この場合の遅延時間Ｔ１ｊの相対誤差
率ｅを加味して、 ＴＩ＝ｅ−Ｔ、１　（２ｍ　　−２ｍｎ−’−１）・・
・・・・・・・・・・（６） で与えられる。
また、第１図で上述した本願第１番目の発明によるタイ
ミング信号遅延回路装置において、遅延回路Ｕｊの遅延
回路本体り、を上述した遅延時間Ｔ１ｊが、作用効果の
項で上述した（２）式と同じ、 （１−ｅ）　Ｔ、、舛（ΣＴｌｌ１ｋ＋”　（ｉ−１）
ｊ）＋ＴｄＪ ｋ＝１ ・・・・・・・・・（７） の関係を満足するように構成させたとする。すなわち、
例えば、上述した設定分解能Ｔ、を９ＰＳとするとき、
遅延回路Ｕｊの遅延回路本体Ｄ１を、それがタイミング
信号に与える遅延時間Ｔｉｊ　をして、上述した（６）
式にもとずき、第４図に示す値の遅延時間（ｐｓ）が得
られる構成させたとする。
しかるときは、縦続接続回路Ｇから得られる出力タイミ
ング信号Ｑ２の入力タイミング信号Ｑ１に対する最大遅
延時間Ｔｍａｘは、前述した（５）式で与えられるが、
遅延回路Ｕ１〜Ｕ３の遅延回路本体Ｄ１〜Ｄ４のそれぞ
れがタイミング信号に与える遅延時間に相対誤差Ｔ、を
有していても、上述した設定分解能Ｔ、の値と相対誤差
Ｔｃの値との和（Ｔ、１　＋Ｔｏ）から、上述した最大
値下　　までの間において、和（ＴａＸ 、十丁　）の値でなる飛び時間（これをＴ、′とする）
の間隔を順次等間隔にとった複数の値Ｔｑ’、２Ｔ　　
’、３Ｔｑ’・・・・・・中の所望の１つの値だけ遅延
時間の与えられた出力タイミング信号Ｑ２を、縦続接続
回路Ｇから出力させることができる。
例えば、上述した設定分解能Ｔ、を９ＰＳとし、そして
、遅延回路Ｌｌｊの遅延回路本体Ｄ１を、それがタイミ
ング信号に対して与える遅延時間Ｔｉｊをして、第４図
に示す値の遅延時間が得られるべく構成させるとした場
合において、上述した相対誤差ＴＣが、各遅延回路本体
がタイミング信号に与える遅延時間に対し、±１０％で
アルトスレバ、ｌａＴ　　’　　（＝９＋０．９）、２
Ｔ、（＝２（９十０．９））、３Ｔｑ　（＝３（９±０
．９））・・・・・・中の所望の１つの値だけ、遅延時
間の与えられた出力タイミング信号Ｑ２を、縦続接続回
路Ｇから出力させることができる。
宋Ｊ１１２ 次に、第５図を伴なって、本願第２番目の発明によるタ
イミング信号遅延回路装置の実施例を述べよう。
第５図において、第１図との対応部分には同一符号を付
し、詳ｍ説明を省略する。
第５図に示す本願第２番目の発明によるタイミング信号
遅延回路装置は、第１図で上述した本願第１番目の発明
によるタイミング信号遅延回路装置の構成において、次
の事項を除いて、第１図の場合と同様の構成を有する。
すなわち、第１図で上述した複数ｎ個の遅延回路Ｕ１〜
Ｌｌｏの縦続接続回路Ｇに、Ｌ個１゜は１以上の整数）
の補正用遅延回路Ｕ１′〜Ｕｌ′が縦続接続されている
。なお、図においては、簡単のため、補正用遅延回路の
数ｌが「１」である場合が示されている。
補正用遅延回路Ｕ’（β＝１，２・・・・・・・・・ｌ
）β は、第１図の遅延回路Ｕｊに準じて、タイミング信号に
互に異なる遅延時間を与える複数に個、例えば４個の補
正用遅延回路本体Ｄ１′〜Ｄ′Ｋ（＝４）と、それら補
正用遅延回路本体Ｄ１′〜Ｄ’　Ｋ（＝４）の例えば出
力側に接続され且つ複数に個（この場合、４個）の補正
用遅延回路本体Ｄ１′〜Ｄ’　Ｋ（＝４）中の１つを、
演算制御回路Ｍからの補正用制御情報Ｗ　　＝Ｚ　にも
とずきβ（１） 選択する選択回路Ｓ′とを有する。
遅延回路Ｕβ′における補正用遅延回路本体Ｄα′　（
β＝１．２・・・・・・・・・ｋ）は、遅延回路Ｕｊに
おける遅延回路本体ＤＪで用い得る第２図で上述した系
を用い得る。
演算制御回路Ｍは、第１図の場合に準じて、縦続接続回
路Ｇ及びＧ′の縦続接続回路から得られる出力タイミン
グ信号Ｑ２の入力タイミング信号Ｑ１に対する遅延時間
の予定の設定値Ｔ、を表している設定情報Ｐと、縦続接
続回路Ｇ及びＧ′の縦続接続回路から得られる出力タイ
ミング信号Ｑ２の入力タイミング信号Ｑ１に対する遅延
時間Ｔ、の値の、上述した設定値Ｔ。
からの誤差量を表している誤差情報Ｅとを受けて、それ
ら設定情報Ｐ及び誤差情報Ｅの演算を行い、遅延回路Ｕ
１〜Ｕｎの選択回路Ｓに対する制御情報Ｗ１〜Ｗｏと、
補正用遅延回路Ｕ１′〜ＬＪ　ｉｔ　’の選択回路Ｓ′
に対する補正用制御情報Ｗ１′〜Ｗ、、′とを、縦続接
続回路Ｇ及びＧ′の縦続接続回路から得られる出力タイ
ミング信号Ｑ２の入力タイミング信号Ｑ１に対する遅延
時間ＴＲの値が上述した設定値Ｔ、に最も近い値で得ら
れる内容で発生する。
以上が、本願第２番目の発明によるタイミング信号遅延
回路装置の実施例の構成である。
このような構成を有する本願第２番目の発明によるタイ
ミング信号遅延回路装置によれば、それが、上述した事
項を除いて、本願第１番目の発明によるタイミング信号
遅延回路装置と同様の構成を有するので、詳細説明を省
略するが、遅延回路Ｕ１〜Ｕｎのそれぞれにおいてその
選択回路Ｓによって選択された遅延回路本体Ｄ１〜Ｄ、
中の１つからなる、全体としてｎ個の遅延回路本体がそ
れぞれタイミング信号に与える遅延時間の和と、補正用
遅延回路Ｕ１′〜Ｕ、１′のそれぞれにおいてその選択
回路Ｓ′によって選択された補正用遅延回路本体Ｄ　′
〜Ｄｋ′中の１つからなる、全体としてＬ個の補正用遅
延回路本体がそれぞれタイミング信号に与える遅延時間
の和との和の値でなる、上述した設定値Ｔ　に最も近い
遅延時間ＴＲだけ、入カタイミング信号Ｑ１に対して遅
延している出力タイミング信号Ｑ２を、縦続接続回路Ｇ
及びＧ′の縦続接続回路から出力させることができ、従
って、第１図で上述した本願第１番目の発明によるタイ
ミング信号遅延回路装置と同様に、タイミング信号遅延
回路装置としての機能が得られる。
また、第５図に示す本願第２番目の発明によるタイミン
グ信号遅延回路装置の場合も、第１図の場合と同様に、
遅延回路Ｕ１〜Ｕｎの遅延回路本体Ｄ１〜ＤＩ１１、及
び補正用遅延回路Ｕ１′〜Ｕ　′の補正用遅延回路本体
Ｄ１′〜Ｄｋ′が、高精度に構成されていなくても、高
精度な遅延時間に遅延された出力タイミング信号Ｑ２を
、縦続接続回路Ｇ及びＧ′の縦続接続回路から出力させ
ることができ、また、このため、第１図で上述した本願
第１番目の発明によるタイミング信号遅延回路装置の場
合と同様に、タイミング信号遅延回路装置を小型密実に
、容易に、半導体集積回路化することができる。
さらに、第５図で上述した本願第２番目の発明によるタ
イミング信号遅延回路装置において、遅延回路Ｕｊの遅
延回路本体隅がタイミング信号に与える遅延時間Ｔ１ｊ
が、前述した（４）式の関係を満足するように、遅延回
路Ｕｊの遅延回路本体Ｄ・を構成させ、また、補正用遅
延回路Ｕβ′の補正用遅延回路本体り。′のタイミング
信号に与える遅延時間をＴ　　とするとαβ き、その遅延時間Ｔ（ｘβが、上述した（４）式％式％
（８） の関係を満足するように、遅延回路Ｕ　′の遅β 延回路本体り。′を構成させれば、縦続接続回路Ｇ及び
Ｇ′の縦続接続回路から得られる出力タイミング信号Ｑ
２の入力タイミング信号Ｑ１に対する最大遅延時間Ｔｌ
ｌ１８ｘは、前述した（５）式で与えられるが、遅延回
路Ｕ１〜Ｕｎの３延回路本体Ｄ　〜Ｄ　１及び補正用遅
延回路Ｕ１ｍ ′〜Ｕ　′の補正用遅延回路本体Ｄ１′〜Ｄｋ′のそれ
ぞれがタイミング信号に与える遅延時間に相対誤差Ｔ　
を有していても、上述した設足の解能Ｔｄの値と相対誤
差ＴＣの値との和（Ｔ、＋Ｔｏ）から、上述した最大値
Ｔ□８までの間において、前述した和（Ｔｄ＋Ｔｏ）の
値でなる飛び時間Ｔ、′の間隔を順次等間隔にとった複
数の値Ｔ　　’　、２Ｔ　　’　、３Ｔｑ層・・Ｑ　　
　　　　　　　Ｑ ・・・中の所望の１つの値だけ遅延時間の与えられた出
力タイミング信号Ｑ２を、縦続接続回路Ｇ及びＧ′の縦
続接続回路から出力させることができる。
【図面の簡単な説明】
第１図は、本願第１番目の発明によるタイミング信号遅
延回路装置の実施例を示す系統的接続図である。 第２図は、その遅延回路Ｕ　−Ｕ３の遅延口路本体Ｄ１
〜Ｄ４の実膿例を示す接続図である。 第３図及び第４図は、第１図に示す本発明によるタイミ
ング信号遅延回路装置における、遅延回路Ｕ　〜Ｕ　の
遅延回路本体Ｄ　〜Ｄ４のタイミング信号に対して与え
る遅延時間を示す図である。 第５図は、本願第２番目の発明によるタイミング信号遅
延回路装置の実施例を示す系統的接続図である。 第６図は、その遅延回路Ｕ１〜Ｕ３の遅延回路本体Ｄ　
−Ｄ４、及び遅延回路Ｕ′の遅延面路本体Ｄ　′〜Ｄ４
′の、タイミング信号に対して与える遅延時間を示す図
である。 第７図及び第８図は、従来のタイミング信号遅延回路装
置を示す系統的接続図である。 Ｄ１〜ＤＩ・・・遅延回路本体 Ｓ・・・・・・・・・・・・・・・選択回路Ｕ１〜Ｕ、
・・・遅延回路 Ｇ・・・・・・・・・・・・・・・縦続接続回路Ｍ・・
・・・・・・・・・・・・・演算制御回路Ｄ　′Ｄｋ′ ・・・・・・・・・・・・補正用遅延回路本体Ｓ′・・
・・・・・・・・・・補正用選択回路Ｕ　′〜Ｌｌ　ｉ
ｔ　’ ・・・・・・・・・・・・補正用遅延回路第２コ −以 笛３図 １−−−−一一−−−−１ 第４図 第６図 第７図 第Ｓ図 手続補正書 昭和６２年２月１７８ ２６発明の名称　タイミング信号遅延回路装置３、補正
をする者 事件との関係　特許出願人 住　所　東京都千代田区内幸町１丁目１番６＠名　称　
（４２２）日本電信電話株式会社代表者　真　　藤　　
　恒 ４、代理人 住　所　〒１０２東京都千代田区麹町５丁目７番地　秀
和紀尾井町ＴＢＲ８２０号 ５、補正命令の日付　自発補正 ６、補正により増加する発明の詳細な説明　細　書（全
文訂正） １、発明の名称　　タイミング信号遅延回路装置２、特
許請求の範囲 １、タイミング信号に互に異なる遅延時間を与える複数
ｍ個の遅延回路本体Ｄ１〜ＤＩと、それら遅延回路本体
Ｄ１〜Ｄ、の入力側または出力側に接続され且つ上記複
数ｍ個の遅延回路本体Ｄ１〜Ｄ、中の１つを１ＩＩＩ　
Ｉｌｌ情報にもとずき選択する選択回路とを有する複数
ｎ個の遅延回路Ｕ１〜Ｕｎが縦続接続されている縦続接
続回路と、 出力タイミング信号の入力タイミング信号に対する遅延
時間の予定の設定値を表している設定情報と、上記縦続
接続回路から得られる出力タイミング信号の入力タイミ
ング信号に対する遅延時間の値の、上記設定値からの誤
差量を表わしている誤差情報とを受けて、それら設定情
報及び誤差情報の演算を行い、上記遅延回路Ｕ１〜Ｕｎ
の選択回路に対する上記制御情報を、上記縦続接続回路
から得られる上記出力タイミング信号の上記入力タイミ
ング信号に対する遅延時間の値が上記設定値に最も近い
値で得られるべく発生させる演算制御回路とを有するこ
とを特徴とするタイミング信号遅延装置。 ２、特許請求の範囲第１項記載のタイミング信号遅延装
置において、 上記設定値の予定の設定分解能をＴｄ１第ｊ第四番目迂
回路ＬＪ　　（ｊ＝１．２・・・・・・ｎ）における第
１番目の遅延回路本体り、（＋＝１．２・・・・・・ｍ
）が上記タイミング信号に与える遅延時間をＴｉｊとす
るとき、 Ｔ　＝・＝　Ｔ　　・（ｉ−１）　　−ｍｊ−１１Ｊ　
　　　ｄ の関係を満足していることを特徴とするタイミング信号
遅延回路装置。 ３、特許請求の範囲第１項記載のタイミング信号遅延装
置において、 上記設定値の予定の設定分解能をＴｄ１第ｊ第四番目延
回路Ｕｊ　（Ｊ＝１．２・・・・・・ｎ　）における第
１番目の遅延回路本体［）ｉ（ｉ＝１．２・・・・・・
ｍ）が上記タイミング信号に与える遅延時間をＴ　、ｊ
ｌその遅延時間Ｔｉｊの相対誤差亭の絶対値をｅとする
とき、 の関係を満足していることを特徴とするタイミンク信号
遅延回路装置。 ４、タイミング信号に互に異なる遅延時間を与える複数
ｍ個の遅延回路本体Ｄ１〜Ｄ、と、それら遅延回路本体
Ｄ１〜Ｄｍの入力側または出力側に接続され且つ上記複
数ｍ個の遅延回路本体Ｄ１〜Ｄ、中の１つを制御情報に
もとずき選択する選択回路とを有する複数ｎ個の遅延回
路Ｕ１〜Ｕｎと、上記タイミング信号に互に異なる遅延
時間を与える複数に個の補正用遅延回路本体Ｄ　′〜Ｄ
　′と、それ１に ら補正用遅延回路本体Ｄ　′〜Ｄ、′中の１つを補正用
制御情報にもとずき選択する補正用選択回路とを有する
Ｌ個ＮＬは１以上の整数）の補正用遅延回路Ｕ１′〜Ｉ
ＪＩ’　とが、縦続接続されている縦続接続回路と、 出力タイミング信号の入力力タイミング信号に対するが
延時間の予定の設定値を表している設定情報と、上記縦
続接続回路から得られる出力タイミング信号の入力タイ
ミング信号に対する遅延時間の値の、上記設定値からの
誤差量を表わしている誤差情報とを受けて、それら設定
情報及び誤差情報の演算を行い、上記遅延回路Ｕ１〜Ｕ
ｎの選択回路に対する上記制御情報及び上記補正用遅延
回路の選択回路に対する補正用制御情報を、上記縦続接
続回路から１１られる上記出力タイミング信号の上記入
力タイミング信号に対する遅延時間の値が上記設定値に
最も近い値で得られるべく発生させる演算制御回路とを
有することを特徴とするタイミング信号遅延装置。 ５、特許請求の範囲第４項記載のタイミング信号遅延装
置において、 上記設定値の予定の設定分解能をＴｄ、第ｊ番目の遅延
回路ｔＪｊ　（ｊ＝１．２・・・・・・ｎ）における第
１番目の遅延回路本体Ｄｉ（ｉ＝１．２・・・・・・ｍ
）が上記タイミング信号に与えの関係を満足し、 第β番目の補正用遅延回路Ｕ’（β−１゜β ２・・・・・・・・・Ｌ）における第α番目の補正用遅
延回路本体Ｄ’（α＝１．２・・・・・・・・・ｋ〉が
上α 記タイミング信号に与える遅延時間を王。βとするとき
、 Ｔ　　　＝Ｔ　　・（α−１〉・ｋβ−１αβ　　ｄ の関係を満足していることを特徴とするタイミング信号
遅延回路装置。 ３、発明の詳細な説明 産業上の利用分野 本発明は、タイミング信号に、予定の設定値を有する遅
延時間だけ遅延を与えるタイミング信号遅延回路装置−
に関する。 従来の技術 従来、第７図に示すような、入力タイミング信＠Ｑ１の
供給される論理ゲート回路１と、その出力側に接続され
た、抵抗Ｒと可変容量素子Ｃとからなる複数ｎ個の遅延
回路本体Ｄ１〜Ｄ。がｔｉｌ続接続されている縦続接続
回路Ｇを有し、その遅延回路本体Ｄ１〜Ｄ、の可変容量
素子Ｃの容量を、縦続接続回路Ｇから実際に得られる出
力タイミング信号Ｑ２の入力タイミング信号Ｑ１に対す
る遅延時間の値の、縦続接続回路Ｕから１７られる出力
タイミング信号の入力タイミング信号Ｑ１に対する遅延
時間の予定の設定値からの誤差ωを表しているコード化
されている誤差情報Ｅを入力とするＤ／Ａ変換回路Ｂか
らのアナログ制御信号によって制御することによって、
縦続接続回路Ｇから、出力タイミング信号Ｑ２を、入力
タイミング信ｇＱ１に対して上述した予定の設定値に最
も近い値の遅延時間だけ遅延して出力するようになされ
たタイミング信号遅延回路装置が提案されている。 また、第８図に示すような、入力タイミング信号Ｑ１を
三角波に変換する波形変換回路１１と、その出力側に接
続された閾値ゲート回路１２との縦続接続回路Ｇを有し
、その閾値ゲート回路１２の閾値を、第７図の場合と同
様の誤差情報Ｅを入力とするＤ／Ａ変換回路Ｂからのア
ナログ制御信号によって制御することによって、縦続接
続回路Ｇから、出力タイミング信号Ｑ２を、入力タイミ
ング信号Ｑ１に対して上述した予定の設定値に最も近い
値の遅延時間だけ遅延して出力するようになされたタイ
ミング信号遅延回路装置も、従来、提案されている。 発明が解決しようとする問題占 しかしながら、第７図で上述したタイミング信号遅延回
路装置の場合、Ｄ／Ａ変換回路Ｂが高精度に構成されて
いない限り、高精度な遅延時間に遅延の与えられた出力
タイミング信号Ｑ２を出力することができないとともに
、高精度に構成されたＤ／Ａ変換回路Ｂを必要としてい
ることなどから、タイミング信号遅延回路装置を、小型
密実に、半導体集積回路化するのに困難を伴なっていた
。 また、第８図で上述したタイミング信号遅延回路装置の
場合も、波形変換回路１１、閾値ゲート回路１２及びＤ
／Ａ変換変換回路部精度に構成されていない限り、高精
度な遅延時間に遅延の与えられた出力タイミング信号Ｑ
２を出力することができないとともに、高精度に構成さ
れた波形変換回路１１、閾値ゲート回路１２及びＤ／Ａ
変換変換回路部要としていることなどから、第７図の場
合と同様に、タイミング信号遅延回路装置を、小型密実
に、半導体集積回路化するのに困難を伴なっていた。 問題点を解決するための手段 よって、本発明は、上述した欠点のない新規な、タイミ
ング信号遅延回路装置を提案せんとするものである。 本願第１番目の発明によるタイミング信号遅延回路装置
は、タイミング信号に互に異なる遅延時間を与える複数
ｍ個の遅延回路本体Ｄ１〜Ｄｍと、それら遅延回路本体
Ｄ１〜［）ｍの入力側または出力側に接続され且つ上記
複数ｍ個の遅延回路本体Ｄ１〜ＤＩ中の１つを制御情報
にもとずき選択する選択回路とを有する複数ｎ個の遅延
回路Ｕ１〜Ｕｎが縦続接続されている縦続接続回路と、
出力タイミング信号の入力タイミング信号に対する遅延
時間の予定の設定値を表している設定情報と、上記縦続
接続回路から得られる出力タイミング信号の入力タイミ
ング信号に対する遅延時間の値の、上記設定値からの誤
差Ｒを表わしている誤差情報とを受けて、それら設定情
報及び誤差情報の演算を行い、上記遅延回路Ｕ１〜Ｕｎ
の選択回路に対する上記制御情報を、上記ＩＩ続接続回
路から得られる上記出力タイミング信号の上記入力タイ
ミング信号に対する遅延時間の値が上記設定値に最も近
い値で得られるべく発生させる演算制御回路とを有する
。 また、本願第２番目の発明によるタイミング信号遅延回
路装置は、タイミング信号に互に異なる遅延時間を与え
る複数ｍ個の遅延回路本体Ｄ　〜Ｄ　と、それら遅延回
路本体Ｄ１〜Ｄ。 １Ｉｌ の入力側または出力側に接続され且つ上記複数ｍ個の遅
延回路本体Ｄ１〜ＤＩ中の１つを制御情報にもとずき選
択する選択回路とを有する複数ｎ個の遅延回路Ｕ１〜Ｕ
ｎと、上記タイミング信号に互に異なる遅延時間を与え
る複数に個の補正用遅延回路本体Ｄ　′〜Ｄ　′と、そ
れ１に ら補正用遅延回路本体Ｄ　′〜Ｄ、′中の１つを補正用
制御情報にもとずき選択する補正用選択回路とを有する
１個（ＩＬは１以上の整数）の補正用遅延回路Ｕ１′〜
Ｕ　′とが、縦続接続止 されている縦続接続回路と、出力タイミング信号の入力
タイミング信号に対する遅延時間の予定の設定値を表し
ている設定情報と、上記縦続接続回路から１ｑられる出
力タイミング信号の入力タイミング信号に対する遅延時
間の値の、上記設定値からの誤差量を表わしている誤差
情報を受けて、それら設定情報及び誤差情報の演算を行
い、上記遅延回路Ｕ１〜ＬＪｏの選択回路に対する上記
制御情報及び上記補正用遅延回路Ｕ１′〜Ｕ、、′の選
択回路に対する補正用制御情報を、上記縦続接続回路か
ら得られる上記出力タイミング信号の上記入力タイミン
グ信号に対する遅延時間の値が上記設定値に最も近い値
で得られるべ（発生させる演算制御回路とを有する。 １」！」１里 本願第１番目の発明によるタイミング信号遅延回路装置
によれば、遅延回路Ｕ１〜Ｕｎのそれぞれにおいてその
選択回路によって選択された遅延回路本体Ｄ１〜Ｄ、中
の１つからなる、全体としてｎ個の遅延回路本体がそれ
ぞれタイミング信号に与える遅延時間の和の遅延時間だ
け、入力タイミング信号に対して遅延している出力タイ
ミング信号を、縦続接続回路から出力させることができ
るので、タイミング信号遅延回路装置としての機能が得
られる。 そして、この場合、遅延回路Ｕ１〜Ｕｎの遅延回路本体
Ｄ１〜Ｄイのそれぞれがタイミング信号に与える遅延時
間が、予め適当に選定されていれば、それらの遅延時間
がとくに高精度でなくても、従って、遅延回路Ｕ１〜Ｕ
ｎの遅延回路本体Ｄ１〜Ｄｍが高精度に構成されていな
くても、高精度な遅延時間に遅延された出力タイミング
信号を出力させることができる。 また、このように遅延回路Ｕ１〜Ｕｎの遅延回路本体Ｄ
１〜ＤＩＩｌが高精度に構成されていなくてもよいので
、また、遅延回路Ｕ１〜Ｕ０の選択回路、及び演算制御
回路も、容易に、半導体集積回路化することができるの
で、タイミング信号遅延回路装置を、小型密実に、容易
に、半導体集積回路化することかできる。 さらに、本願第１番目の発明によるタイミング信号遅延
回路装置において、前述した設定値の予定の設定分解能
を王０、第ｊ番目の遅延回路Ｕｊ　（ｊ＝１．２・・・
・・・ｎ）における第ｉ番目の遅延回路本体Ｄ・　（ｉ
＝１．２・・・・・・ｍ）が上記タイミング信号に与え
る遅延時間をＴｉｊとするとき、 Ｔ　ｉｊ＝　Ｔｄ　・（ｉ−１）　　−ｍｊ−’　−・
−−−−（１）の関係を満足させれば、各遅延回路本体
がタイミング信号に与える遅延時間に、絶対誤差を有し
ていても、相対誤差がない場合、設定分解能の鎖と絶対
誤差の値との和の値から、その和の値でなる飛び時間間
隔を順次等間隔にとった複数の鎖中の１つの値だけ、遅
延時間の与えられた出力タイミング信号を出力させるこ
とができる。 また、本願第１番目の発明によるタイミング信号遅延回
路装置において、前述した設定値の予定の設定分解能を
王６、第ｊ番目の遅延回路Ｕ、１Ｉ＝１．２・・・・・
・ｎ）における第１番目の遅延回路本体Ｄ・　（ｉ＝１
．２・・・・・・ｍ）がタイミンク信号に与える遅延時
間をＴｉｊ、その遅延時間Ｔｉｊの相対誤差率の絶対値
をｅとするとき、遅延時間Ｔ０．が、 Ｊ （１＋ｅ）　Ｔ、−＃（１−ｅ）　　（Σ　”ｍｋ＋Ｔ
（ｉ−１）ｊ）＋Ｊ ｋ＝１ Ｔｄ　　　　　　　　　　　　　・・・・・・・・・（
２）の関係を満足していれば、各遅延回路本体がタイミ
ング信号に与える遅延時間に、相対誤差を有していても
、設定分解能の値と相対誤差との和の値から、その和の
値でなる飛び時間間隔を順次等間隔にとった複数の鎖中
の所望の１つの値だけ、遅延時間の与えられた出力タイ
ミング信号を出力させることができる。 また、本願第１番目の発明によるタイミング信号遅延回
路装置によれば、遅延回路Ｕ１〜Ｕ。のそれぞれにおい
てその選択回路によって選択された遅延回路本体Ｄ１〜
ＤＩＩｌ中の１つからなる、全体としてｎ個の遅延回路
本体がそれぞれタイミング信号に与える遅延時間の和と
、補正用遅延回路Ｕ　′〜Ｕ　′のそれぞれにおい１ｆ
し てその選択回路によって選択された補正用遅延回路本体
Ｄ　′〜Ｄｋ′中の１つからなる、全体としてＬ個の補
正用遅延回路本体がそれぞれタイミング信号に与える遅
延時間の和との和だけ、入力タイミング信号に対して遅
延している出力タイミング信号を、縦続接続回路から出
力させることができるので、本願第１番目の発明による
タイミング信号遅延回路装置の場合と同様に、タイミン
グ信号遅延回路装置としての機能が得られる。 そして、この場合も、本願第１番目の発明によるタイミ
ング信号遅延回路装置の場合と同様に、遅延回路Ｕ　−
Ｕ　の遅延回路本体Ｄ１〜ｎ Ｄ、のそれぞれがタイミング信号に与える遅延時間及び
補正用遅延回路Ｕ　′〜Ｕ　′の補正ｆＬ 用遅延回路本体Ｄ１′〜Ｄｋ′のそれぞれがタイミング
信号に与える遅延時間が、予め適当に選択されていれば
、それらの遅延時間がとくに高精度でなくても、従って
、遅延回路Ｕ１〜Ｕ。の遅延回路本体Ｄ１〜Ｄ０、及び
補正用遅延回路Ｕ１′〜ｕ、’の補正用遅延回路本体（
′）１′〜Ｄｋ′が高精度に構成されていなくても、高
精度の遅延時間に遅延された出力タイミング信号を出力
させることができる。 しかしながら、本願第２番目の発明によるタイミング信
号遅延回路装置の場合、遅延回路Ｕ１〜Ｕｎの外、補正
用遅延回路Ｕ１′〜Ｕ　ｘ　’を有するので、本願第１
番目の発明によるタイミング信号遅延回路装置の場合よ
りも、より高精度な遅延時間に遅延された出力タイミン
グ信号を出力させることができる。 また、本願第２番目の発明によるタイミング信号遅延回
路装置の場合、本願第１番目の発明によるタイミング信
号遅延回路装置の場合と同様に、遅延回路Ｕ１〜Ｕｎの
遅延回路本体Ｄ１〜Ｄ　、及び補正用遅延回路Ｕ　′〜
Ｕ　′のｍ　　　　　　　　　　　　１　　　　ｆｌ補
正用遅延回路本本体１′〜Ｄｋ′が高粘度に構成されて
いなくてもよいので、また、遅延回路Ｕ　　−Ｕ　　及
び補正用遅延回路Ｕ　′〜ＵＩＬ１ｎ　　　　　　　　
　　　　　　　　　　　１′の選択回路、及び演算制御
回路も容易に半導体集積回路化することができるので、
タイミング信号遅延回路装置を、小型！実に、容易に、
半導体集積回路化することができる さらに、本願第２番目の発明によるタイミング信号遅延
回路装置において、前述した設定値の予定の設定分解能
をＴｄ、第ｊ番目の遅延回路Ｕｊ　（ｊ＝１．２・・・
・・・ｎ）における第１番目の遅延回路本体Ｄ＋　　（
ｉ　＝１．２・・−・−ｍ＞が上記タイミング信号に与
える遅延時間をＴｉｊとするとき、前述した（１）式の
関係を満足し、且つ第β番目の補正用遅延回路Ｕ’（β
−１゜β ２・・・・・・・・・ｌ）における第α番目の補正用遅
延回路Ｄ（ｘ（α−１，２・・・・・・・・・ｋ〉がタ
イミング信号に与える遅延時間を王　　とするとき、α
β Ｔ　　　＝Ｔ　　・（α−１）・ｋβ−１・・・・・・
（３）αβ　　ｄ の関係を満足していれば、各遅延回路本体及び各補正用
遅延回路本体がタイミング信号に与える遅延時間に相対
誤差を有していても、本願第１番目の発明によるタイミ
ング信号遅延回路装置において前述したく２）式の関係
を満足している場合と同様に、設定分解能と相対誤差と
の和の値から、その和の値でなる飛び時間間隔を順次と
った複数の直中の所望の１つの値だけ、遅延時間の与え
られた出力タイミング信号を出力させることができる。 実施例１ 次に、第１図を伴なって、本願第１番目の発明によるタ
イミング信号遅延回路装置の実施例を述べよう。 第１図に示す本願第１番目の発明によるタイミンク信号
遅延回路装置は、複数ｎ個、例えば３個の遅延回路Ｕ１
〜Ｕｎ（＝３）が縦続接続されでいる縦続接続回路Ｇを
有する。 遅延回路Ｕｊ　（ｊ＝１．２・・・・・・ｎ　（＝３）
　）は、タイミング信９に互に異なる遅延時間を与える
複数ｍ個、例えば４個の遅延回路本体Ｄ１〜Ｄｍ（＝４
）それら遅延回路本体Ｄ　　−Ｄ４の例えば出力側に接
続され且つ複数ｍｆｆＶ］（この場合４個）の遅延回路
本体Ｄ　−Ｄ４中の１つを、後）ホする演算制御回路Ｍ
からの制御情報にもとずき選択する選択回路Ｓとを有す
る。 遅延回路Ｕ、に、ｌ１３ける遅延回路本体Ｄｊ　（＋一
１．２・・・・・・ｍ（−４））としては、例えば第２
図に示すような、ナントゲート２１を用いた伝送系が用
いられ、そして、その伝送系に、その配線容け２２、バ
イポーラトランジスタをそのベース・コレクタ間容けを
利用すべく用いている容量素子２３、バイポーラトラン
ジスタをそのベース・エミッタ間８岱を利用すべく用い
ている容量素子２４などが接続されている構成を有する
１つ以上の系を用い得る。 また、第１図に示す本願第１番目の発明によるタイミン
グ信号遅延回路装置は、遅延回路Ｕ１〜Ｕ３の選択回路
Ｓに対する演算制御回路Ｍとを有する。 この演算制御回路Ｍは、縦続接続回路Ｇがら（ｑられる
出力タイミング信号Ｑ２の入力タイミング信号Ｑ１に対
する遅延時間の予定の設定値（これを王、とする）を表
している設定情報（これをＰとする）と、縦続接続回路
Ｇから実際に得られる出力タイミング信ＱＱ２の入力タ
イミング信号Ｑ１に対する遅延時間（これをＴ８とする
）の値の、上述した設定値Ｔ、からの誤差Ｍを表してい
る、第７図及び第８図で上；ホしたと同様の誤差情報Ｅ
とを受けて、それら設定情報Ｐ及び誤差情報Ｅの演算を
行ない、遅延回路Ｕ１〜Ｕ３の選択回路Ｓに対する制御
情報Ｗ　−Ｗ３を、縦続接続回路Ｇから得られる出カタ
イミング信号Ｑ２の入力タイミング信号Ｑ１に対する遅
延時間ＴＲの値が上述した設定値Ｔ、に最も近い値で１
７られる内容で発生する。 以上が、本願第１番目の発明によるタイミング信号遅延
回路装置の実施例の構成である。 このような構成を有する本願第１番目の発明によるタイ
ミング信号遅延回路装置によれば、遅延回路Ｕ１〜Ｕ３
のそれぞれにおいてその選択回路Ｓによって選択された
遅延回路本体Ｄ１〜Ｄ４中の１つからなる、全体として
３個の遅延回路本体がそれぞれタイミング信号に与える
遅延時間の和の値でなる上述した設定値Ｔ　に足も近い
遅延時間Ｔ１だけ、入力タイミング信号Ｑ１に対して遅
延している出力タイミング信号を、縦続接続回路Ｇから
出ツノさせることができる。 すなわち、いま、遅延回路Ｕｊ　（ｊ＝１，２・・・・
・・ｎ（＝３＞）における遅延回路本体Ｄｉに＝１．２
・・・・・・ｍ（＝４））がタイミング信号に与える遅
延時間をＴ・・とするとき、遅延回Ｊ 路Ｕ　において例えば遅延回路本体Ｄ２を選択回路Ｓに
よって制御情報Ｗ１の内容にもとずき選択させ、また、
遅延回路Ｕ２において例えば遅延回路本体Ｄ１を制御情
報Ｗ２の内容にもとずき選択回路Ｓによって選択させ、
さらに遅延回路Ｕ３において例えば遅延回路本体Ｄ３を
選択回路Ｓによって制御情報Ｗ３の内容にもとずき選択
させれば、 ＴＲ−Ｔ１２＋Ｔ２１＋Ｔ３３ で表わされる遅延時間ＴＲだけ、入力タイミング信号Ｑ
１に対して遅延している出力タイミング信号Ｑ２を、上
述した設定値Ｔ、に最も近い遅延時間だけ入力タイミン
グ信号Ｑ１に対して遅延している出力タイミング信号と
して、出力させることができる。 従って、第１図に示す本願第１番目の発明によるタイミ
ング信号遅延回路装置によれば、タイミング信号遅延回
路装置としての闘能が得られる。 そして、この場合、出力タイミング信号Ｑ２を、上述し
た遅延時間の与えられたものとして、縦続接続回路Ｇか
ら出力させることができるので、遅延回路Ｕ１の遅延回
路本体Ｄ１〜Ｄ４、遅延回路Ｕ　の遅延回路本体Ｄ１〜
Ｄ４、遅延回路Ｕ３の遅延回路本体Ｄ１〜Ｄ４がそれぞ
れタイミング信号に与える遅延時間Ｔ１１〜Ｔ１４゜Ｔ
２１〜Ｔ２４．Ｔ３１〜Ｔ３４が、予め適当に選択され
ていれば、それら遅延時間がとくに高精度でなくても、
従って、遅延回路Ｕ　−Ｕ３の遅延回路本体Ｄ１〜Ｄ４
が高精度に構成されていなくても、高精度な遅延時間に
Ｗ延された出力タイミング信号Ｑ２を、縦続接続回路Ｇ
から出力させることができる。 また、このように、遅延回路Ｕ　〜Ｕ３の遅延回路本体
Ｄ１〜Ｄ４が高′ｖ４度に構成されていなくてもよいの
で、また、遅延回路Ｕ１〜Ｕ３の選択回路Ｓ及び演口利
御回’ＩＢＭも、容易に、半導体集積回路化することが
できるので、タイミンク信号遅延回路装置を、小型密実
に、容易に、半導体集積回路化することができる。 さらに、第１図で上述した本願第１番目の発明によるタ
イミング信号遅延回路装置において、上述した設定値Ｔ
、の予定の設定分解能をＴｄとし、また、遅延回路Ｕ、
の遅延回路本体り。 がタイミング信号に与える遅延時間を上述したようにＴ
・・とするとき、その遅延時間ＴＢが、Ｊ 作用効果の項で上述した（１）式と同じ、Ｔ　Ｈｊ＝　
Ｔｄ−（ｉ−ｏ　・ｍｊ−１−・−・−（４）の関係を
満足するように、遅延回路Ｕｊの遅延回路本体層を構成
させるとする。 すなわち、例えば上述した設定分解能Ｔｄを１０ＰＳ（
ピコ秒）とするとき、遅延回路Ｕｊの遅延回路本体層を
、それがタイミング信号に与える遅延時間Ｔ１．をして
、上述した（４）式にもとずき、第３図に示す値の遅延
時間（ｐｓ）が得られるべく構成させたとする。 しかるときは、縦続接続回路Ｇから得られる出力タイミ
ング信号Ｑ２の入力タイミング信号Ｑｌに対する最大遅
延時間”　ｍａｘは、Ｔ　　　＝Ｔｄ・＜ｍ　　　１　
）　−−（５）ｍａｘ で与えられるが、遅延回路Ｕ　〜Ｕ３の遅延回路本体Ｄ
　〜Ｄ４のそれぞれがタイミング信号に与える遅延時間
に絶対誤差（これをＴ８とする）を有していても、相対
誤差（これを王　とする）を有しない場合、上述した設
定分解能Ｔ、の値と絶対誤差Ｔ　の値との和（Ｔ、１　
＋Ｔｏ）から、上述した最大遅延時間Ｔｍａｘを与える
（５）式の右辺のＴ、を（Ｔ、＋Ｔｏ）に置き換えて得
られる（Ｔ、１　＋Ｔ、）・（ｍ　　−１）までの間に
おいて、和（Ｔｄ＋Ｔ８）の値でなる飛び時間（これを
王、とする）の間隔を順次等間隔にとった複数の値Ｔ　
　、２Ｔ、、３Ｔ。 ・・・・・・中の所望の１つの値だけ遅延時間の与えら
れた出力タイミング信号Ｑ２を、縦続接続回路Ｇから出
力させることができる。 例えば、上述した設定分解能Ｔｄを１０ｐｓとし、そし
て、遅延回路Ｕｊの遅延回路本体隅を、それがタイミン
グ信号に与える遅延時間Ｔｉｊをして、第３図に示す値
の遅延時間が得られるべく構成させるとした場合におい
て、上述した絶対誤差Ｔ。が、各遅延回路本体がタイミ
ング信号に与える遅延時間に対し、±１０％であるとす
れば、順次等間隔にとった、値Ｔ、（＝１０±１）、２
Ｔ、（＝２　（１０±１））、３Ｔ、（＝３　（１０±
１））・・・・・・中の所望の１つの値だけ遅延時間の
与えられた出力タイミング信号Ｑ２を、縦続接続回路Ｇ
から出力さじることができる。 なお、遅延回路Ｕｊの遅延回路本体り、を、遅延時間Ｔ
ｉｊが、上述した（４）式の関係を満足するように構成
した場合において、各遅延回路本体がタイミング信号に
与える遅延時間に相対誤差Ｔ。を有する場合は、出力タ
イミング信号Ｑ２に与えられる遅延時間の値は、上述し
た飛び時間Ｔ、の値で順次等間隔とった複数の値中から
とった１つの値にならず、設定分解能Ｔ１と相対誤差Ｔ
。どの和（Ｔｄ＋Ｔｏ）から、上述した最大遅延時間Ｔ
ｍａｘを与える（５）式の右辺のＴｄを（Ｔｄ＋Ｔ、）
に置き換えて得られる（Ｔｄ＋Ｔｏ）・（ｍ　−１）ま
での間において、上述した飛び時間Ｔｑよりも大きな飛
び時間の間隔を以って、順次不等間隔にとった複数の埴
生からとった１つの値になる。なお、この場合の、最大
飛び時間（これを王、とする）は、この場合の遅延時間
Ｔｉｊの相対誤差率の絶対値ｅを加味して、 ＴＩＩｌ＝ｅ−Ｔｄ　（２ｍ　−２ｍ　　−１）・・・
・・・・・・・・・〈６） で与えられる。 また、第１図で上述した本願第１番目の発明によるタイ
ミング信号遅延回路装置において、遅延回路Ｕ、の遅延
回路本体り、を上述した遅延時間Ｔ１．が、作用効果の
項で上述した（２）Ｊ 式と同じ、 （１＋ｅ）　Ｔ、＃（１−ｅ）（ΣＴ１．Ｉｌｋ＋Ｔ（
ｉ−１）ｊ）＋ＴｄＪ ｋ＝１ ・・・・・・・・・（７） の関係を満足するように構成させたとする。すなわち、
例えば、上述した設定分解能Ｔ、を１ＱＰＳとするとき
、遅延回路Ｕｊの遅延回路本体Ｄ・を、それがタイミン
グ信号に与える遅延時間Ｔｉｊをして、上述した（７）
式にもとずき、第４図に示す値の遅延時間（ＰＳ）が得
られるように構成させたとする。 しかるとぎは、縦続接続回路Ｇから得られる出力タイミ
ング信号Ｑ２の入力タイミング信号Ｑ１に対する最大遅
延時間Ｔ　　は、相対誤差ａｘ 率±ｅを有することから、ε−（１−ｅ）／（１＋ｅ）
とするとき、 ［（（１−ε　）／（１−ε））　　−１］　　・Ｔｄ
≦”　ＩＩｌａＸｍ　　　　　　　　　　　ｎ ≦１７εＦ（（１−ε　）／（１−ε））　−月　・Ｔ
ｄ・・・・・・・・・・・・・・・（８）で与えられる
が、遅延回路Ｕ１〜Ｕ３の遅延回路本体Ｄ　〜Ｄ４のそ
れぞれがタイミング信号に与える遅延時間に相対誤差を
有していても、上述した設定分解能Ｔ、の値と、それに
相対誤差率ｅとを乗じた値（ｅ−Ｔｄ）との和（１＋ｅ
）Ｔｄから、少なくとも（８）式に示した最大遅延時間
ＴＩｌ、ａｘの最小値［（（１−ε　）／（１−ε））
−１］−Ｔｄまでの間において、（１＋　ｅ　）　Ｔ１
の値でなる飛び時間（これをＴ　′　とする）の間隔を
順次等間隔にとった複数の値Ｔｑ′。 ２Ｔ　　’、３Ｔ、’・・・・・・中の所望の１つの値
だけ遅延時間の与えられた出力タイミング信号Ｑ２を、
縦続接続回路Ｇから出力させることができる。 例えば、上述した設定分解能Ｔｄを９ＰＳとし、そして
、遅延回路Ｕｊの遅延回路本体り、を、それがタイミン
グ信号に対して与える遅延時間下０．をして、第４図に
示す値の遅延時間が得らＪ れるべく構成させるとした場合において、上述した相対
誤差Ｔ。が、各遅延回路本体がタイミング信号に与える
遅延時間に対し、±１０％であるとすれば、（直Ｔ　　
’　　（＝９±０．９）、２Ｔ　　（＝２（９±０．９
））、３Ｔｑ　（＝３（９±０．９））・・・・・・中
の所望の１つの値だけ、遅延時間の与えられた出力タイ
ミング信号Ｑ２を、縦続接続回路Ｇから出力させること
ができる。 実施例２ 次に、第５図を伴なって、本願第２番目の発明によるタ
イミング信号遅延回路装置の実施例を述べよう。 第５図において、第１図との対応部分には同一符号を付
し、詳細説明を省略する。 第５図に示す本願第２番目の発明によるタイミング信号
遅延回路装置は、第１図で上述した本願第１番目の発明
によるタイミング信号遅延回路装置の構成において、次
の事項を除いて、第１図の場合と同様の構成を有する。 すなわち、第１図で上述した？！２ｒ！ｌｎｇＩの遅延
回路Ｕ１〜Ｕｎの縦続接続回路Ｇに、１個（ｌは１以上
の整数）の補正用遅延回路Ｕ　′〜Ｕ１′が縦続接続さ
れている。なお、図においては、簡単のため、補正用遅
延回路の数りが「１」である場合が示されている。 補正用遅延回路Ｕβ′　（β＝１，２・・・・・・・・
・悲）は、第１図の遅延回路Ｕｊに準じて、タイミング
信号に互に異なる遅延時間を与える複数に個、例えば４
個の補正用遅延回路本体Ｄ１′〜Ｄ′Ｋ（＝４）と、そ
れら補正用遅延回路本体Ｄ１′〜Ｄ’　Ｋ（＝４）の例
えば出力側に接続され且つ複数に個（この場合、４個）
の補正用遅延回路本体Ｄ１′〜Ｄ’　Ｋ（＝４）中の１
つを、演算制御回路Ｍからの補正用制御情報Ｗβ（＝１
）’　にもとずき選択する選択回路Ｓ′　とを有する。 遅延回路Ｕ　′における補正用遅延回路本体β Ｄ、’　　（α−１，２・・・・・・・・・ｋ）は、遅
延回路Ｕ、における遅延回路本体Ｄｊで用い１ｎる第２
図で上述した系を用い（７る。 演算制御回路Ｍは、第１図の場合に準じて、縦続接続回
路Ｇ及びＧ′の縦続接続回路から得られる出力タイミン
グ信号Ｑ２の入）ｊタイミング信号Ｑ１に対する遅延時
間の予定の設定値下、を表している設定情報Ｐと、縦続
接続回路Ｇ及びＧ′の縦続接続回路から得られる出力タ
イミンク信号Ｑ２の入力タイミング信号Ｑ１に対する遅
延時間ＴＲの値の、上述した設定値Ｔ。 からの誤差足を表している誤差情報Ｅとを受けて、それ
ら設定情報Ｐ及び誤差情報Ｅの演算を行い、遅延回路Ｕ
１〜Ｕｎの選択回路Ｓに対する制御情報Ｗ１〜Ｗ　ｏと
、補正用遅延回路Ｕ１′〜Ｕｌ’の選択回路Ｓ′に対す
る補正用制御情報Ｗ　′〜Ｗ止′とを、縦続接続回路Ｇ
及びＧ′の縦続接続回路から１！′７られる出力タイミ
ング信号Ｑ２の入力タイミング信′；″ｉＱ１に対する
遅延時間Ｔ　の値が上述した設定値Ｔ、に最も近い値で
得られる内容で発生する。 以上が、本願第２番目の発明によるタイミング信号遅延
回路装置の実施例の構成である。 このような構成を右する本願第２番目の発明によるタイ
ミング信号遅延回路装置によれば、それが、上述した事
項を除いて、本願第１番目の発明によるタイミング信号
遅延回路装置と同様の構成を有するので、詳細説明を省
略するが、遅延回路Ｕ１〜Ｕ　、のそれぞれにおいてそ
の選択回路Ｓによって選択された遅延回路本体Ｄ１〜Ｄ
ｍ中の１つからなる、全体としてｎ個の遅延回路本体が
それぞれタイミング信号に与える遅延時間の和と、補正
用遅延回路Ｕ１′〜Ｕ。 ′のそれぞれにおいてその選択回路Ｓ′によって選択さ
れた補正用遅延回路本体Ｄ１′〜Ｄｋ′中の１つからな
る、全体として１個の補正用遅延回路本体がそれぞれタ
イミング信号に与える遅延時間の和との和の値でなる、
上述した設定値Ｔ　に最も近い遅延時間下９だけ、入カ
タイミング信号Ｑ１に対して遅延している出力タイミン
グ信号Ｑ２を、縦続接続回路Ｇ及びＧ′の縦続接続回路
から出力させることができ、従って、第１図で上）木し
た本願第１番目の発明によるタイミング信号遅延回路装
置と同様に、タイミング信号遅延回路装置としての機能
が得られる。 また、第５図に示す本ｌ！！ｉ第２番目の発明によるタ
イミング信号遅延回路装置の場合も、第１図の場合と同
様に、遅延回路Ｕ１〜Ｕｎの遅延回路本体Ｄ１〜Ｄｍ、
及び補正用遅延回路（）１′〜ＵＩＬ’の補正用遅延回
路本体Ｄ１′〜Ｄ。 ′が、高精度に構成されていなくても、高精度な遅延時
間に遅延された出力タイミング信号Ｑ２を、縦続接続回
路Ｇ及びＧ′の縦続接続回路から出力させることができ
、また、このため、第１図で上述した本願第１番目の発
明によるタイミング信号遅延回路装置の場合と同様に、
タイミング信号遅延回路装置を小型密実に、容易に、半
導体集積回路化することができる。 さらに、第５図で上述した本願第２番目の発明によるタ
イミング信号遅延回路装置において、遅延回路Ｕｊの遅
延回路本体り、がタイミング信号に与える遅延時間下１
ｊが、前述した（４）式の関係を満足するように、遅延
回路ＬＪ　、の遅延回路本体り、を構成させ、また、補
正用遅延回路Ｕ　′の補正用遅延回路本体Ｄ　′のタイ
β　　　　　　　　　　　　α ミング信号に与える遅延時間を王　　とするとαβ き、その遅延時間Ｔａβが、上述した（４）式％式％（
９） の関係を満足するように、遅延回路Ｕ　′の遅β 延回路本体Ｄ（ｘ′　を構成させ、さらに、縦続接続回
路Ｇ′によって、出力タイミング信号Ｑ２に、分解能Ｔ
ｄの時間刻みで、縦続接続回路Ｇに１１１３ける（６）
式に示した最大飛び時間Ｔ　まで遅延が与えるように、
補正用遅延回路Ｕ１′〜Ｕ　′の数ｌと、補正用遅延回
路本体Ｄ１′〜Ｄｋ′のｆｉｋとを予め選んでおく。 しかるときは、縦続接続回路Ｇ及びＧ′の縦続接続回路
から１７られる出力タイミング信号置Ｑ２の入力タイミ
ング信号Ｑ１に対する最大遅延時間Ｔ□、Ｘは、相対誤
差率±ｅを有づ′ることから、 （１−ｅ）（ｍ　　−１）Ｔｄ≦ＴＩＩＩａｘ”　ｍａ
ｘ≦（１＋ｅ）　（ｍ’　−１）Ｔｄ・・・・・・・・
・・・・・・・（１０）で与えられるが、遅延回路Ｕ１
〜Ｕｎの遅延回路本体Ｄ　−Ｄ！Ｉｌ、及び補正用遅延
回路Ｕ１′〜Ｕ　′の補正用遅延回路本体Ｄ　′〜Ｄｋ
′のそれぞれがタイミング信号に与える遅延時間に相対
誤差を有していても、上述した設定分解能Ｔｄの直と、
それに相対誤差率の絶対値ｅとを乗じた値（ｅ−Ｔｄ）
との和（１＋ｅ）Ｔｄから、少なくとも（１ｏ）式に示
した最大遅延時間Ｔ　　の最小値（［１−ｅ）（ｍ　　
−１）Ｔｄ）ａｘ の値でなる飛び時間Ｔ４′の間隔を順次等間隔にとった
複数の値Ｔ　　’、２Ｔ　　’、３Ｔ　　’Ｑ　　　　
　Ｑ　　　　　Ｑ ・・・・・・中の所望の１つの値だけ遅延時間の与えら
れた出力タイミング信号０２を、縦続接続回路Ｇ及びＧ
′の縦続接続回路から出力させることができる。 ４、図面の簡単な説明 第１図は、本願第１番目の発明によるタイミング信号遅
延回路装置の実施例を示す系統的接続図である。 第２図は、その遅延回路Ｕ１〜しの遅延回路本体Ｄ１〜
Ｄ４の実施例を示す接続図である。 第３図及び第４図は、第１図に示す本発明によるタイミ
ング信号遅延回路装置における、遅延回路Ｕ１〜Ｕ３の
遅延回路本体Ｄ１〜Ｄ４のタイミング信号に対して与え
る遅延時間を示す図である。 第５図は、本願第２番目の発明によるタイミング信号遅
延回路装置の実施例を示す系統的接続図である。 第６図は、その遅延回路Ｕ　−Ｕ３の遅延口路本体Ｄ　
〜Ｄ４、及び遅延回路Ｕ′の近延回路本体Ｄ　′〜Ｄ４
′の、タイミング信号に対して与える遅延Ｒ間を示す図
である。 第７図及び第８図は、従来のタイミング信号遅延回路装
置を示す系統的接続図である。 ２１・・・・・・・・・・・・ナントゲート２２・・・
・・・・・・・・・配線容量２３．２４・・・容量素子 Ｄ　　−Ｄ　　、　Ｄ・（ｊ＝１．２　・ｎ）１ｍ　　
　Ｊ ・・・・・・・・・・・・遅延回路本体Ｄ１′〜Ｄｋ’
、Ｄ’（α−１，２，・・・ｋ）α ・・・・・・・・・・・・補正用遅延回路本体Ｅ・・・
・・・・・・・・・・・・誤差情報Ｇ、Ｇ’・・・・・
・縦続接続回路 Ｍ・・・・・・・・・・・・・・・演算制御回路Ｐ・・
・・・・・・・・・・・・・Ｊ定情報Ｑ１・・・・・・
・・・・・・入力タイミング信号Ｑ２・・・・・・・・
・・・・出力タイミング信号Ｓ・・・・・・・・・・・
・・・・選択回路Ｓ′・・・・・・・・・・・・補正用
選択回路Ｕ１〜Ｕ　　、　Ｕ　・（Ｊ＝１．２．・・−
ｎ　＞Ｊ ・・・・・・・・・・・・遅延回路 Ｕ　′〜Ｕ’、１１’（β＝１．２．・・・１１　　　
ｌ　　　β ・・・・・・・・・・・・補正用遅延回路Ｗ１〜Ｗ３・
・・制御情報 Ｗ１′〜Ｗ　Ａ　’

Claims (1)

  1. 【特許請求の範囲】 １、タイミング信号に互に異なる遅延時間を与える複数
    ｍ個の遅延回路本体Ｄ＿１〜Ｄ＿ｍと、それら遅延回路
    本体Ｄ＿１〜Ｄ＿ｍの入力側または出力側に接続され且
    つ上記複数ｍ個の遅延回路本体Ｄ＿１〜Ｄ＿ｍ中の１つ
    を制御情報にもとずき選択する選択回路とを有する複数
    ｎ個の遅延回路Ｕ＿１〜Ｕ＿ｎが縦続接続されている縦
    続接続回路と、 出力タイミング信号の入力タイミング信号 に対する遅延時間の予定の設定値を表している設定情報
    と、上記縦続接続回路から得られる出力タイミング信号
    の入力タイミング信号に対する遅延時間の値の、上記設
    定値からの誤差量を表わしている誤差情報とを受けて、
    それら設定情報及び誤差情報の演算を行い、上記遅延回
    路Ｕ＿１〜Ｕ＿ｎの選択回路に対する上記制御情報を、
    上記縦続接続回路から得られる上記出力タイミング信号
    の上記入力タイミング信号に対する遅延時間の値が上記
    設定値に最も近い値で得られるべく発生させる演算制御
    回路とを有することを特徴とするタイミング信号遅延装
    置。 ２、特許請求の範囲第１項記載のタイミング信号遅延装
    置において、 上記設定値の予定の設定分解能をＴ＿ｄ、第ｊ番目の遅
    延回路Ｕ＿ｊ（ｊ＝１、２・・・・・・ｎ）における第
    ｉ番目の遅延回路本体Ｄ＿ｉ（ｉ＝１、２・・・・・・
    ｍ）が上記タイミング信号に与える遅延時間をＴ＿ｉ＿
    ｊとするとき、 Ｔ＿ｉ＿ｊ＝Ｔ＿ｄ・（ｉ−１）・　ｍ＾ｊ＾−＾１の
    関係を満足していることを特徴とするタイミング信号遅
    延回路装置。 ３、特許請求の範囲第１項記載のタイミング信号遅延装
    置において、 上記設定値の予定の設定分解能をＴ＿ｄ、第ｊ番目の遅
    延回路Ｕ＿ｊ（Ｊ＝１、２・・・・・・ｎ）における第
    ｉ番目の遅延回路本体Ｄｉ（ｉ＝１、２・・・・・・ｍ
    ）が上記タイミング信号に与える遅延時間をＴ＿ｉ＿ｊ
    、その遅延時間Ｔ＿ｉ＿ｊの相対誤差率の絶対値をｅと
    するとき、 （１＋ｅ）Ｔ＿ｉ＿ｊ≒（１−ｅ）（Σ＾ｊ＾−＾１＿
    ｋ＿＝＿１Ｔ＿ｍ＿ｋ＋Ｔ＿（＿ｉ＿−＿１＿）＿ｊ）
    ＋Ｔ＿ｄ の関係を満足していることを特徴とするタイミング信号
    遅延回路装置。 ４、タイミング信号に互に異なる遅延時間を与える複数
    ｍ個の遅延回路本体Ｄ＿１〜Ｄ＿ｍと、それら遅延回路
    本体Ｄ＿１〜Ｄ＿ｍの入力側または出力側に接続され且
    つ上記複数ｍ個の遅延回路本体Ｄ＿１〜Ｄ＿ｍ中の１つ
    を制御情報にもとずき選択する選択回路とを有する複数
    ｎ個の遅延回路Ｕ＿１〜Ｕ＿ｎと、上記タイミング信号
    に互に異なる遅延時間を与える複数ｋ個の補正用遅延回
    路本体Ｄ＿１′〜Ｄ＿ｋ′と、それら補正用遅延回路本
    体Ｄ＿１′〜Ｄ＿ｋ′中の１つを補正用制御情報にもと
    ずき選択する補正用選択回路とを有するｌ個（ｌは１以
    上の整数）の補正用遅延回路Ｕ＿１′〜Ｕ＿ｌ′とが、
    縦続接続されている縦続接続回路と、 出力タイミング信号の入力タイミング信 号に対する遅延時間の予定の設定値を表している設定情
    報と、上記縦続接続回路から得られる出力タイミング信
    号の入力タイミング信号に対する遅延時間の値の、上記
    設定値からの誤差量を表わしている誤差情報とを受けて
    、それら設定情報及び誤差情報の演算を行い、上記遅延
    回路Ｕ＿１〜Ｕ＿ｎの選択回路に対する上記制御情報及
    び上記補正用遅延回路の選択回路に対する補正用制御情
    報を、上記縦続接続回路から得られる上記出力タイミン
    グ信号の上記入力タイミング信号に対する遅延時間の値
    が上記設定値に最も近い値で得られるべく発生させる演
    算制御回路とを有することを特徴とするタイミング信号
    遅延装置。 ５、特許請求の範囲第４項記載のタイミング信号遅延装
    置において、 上記設定値の予定の設定分解能をＴｄ、第 ｊ番目の遅延回路Ｕ＿ｊ（ｊ＝１、２・・・・・・ｎ）
    における第ｉ番目の遅延回路本体Ｄ＿ｉ（ｉ＝１、２・
    ・・・・・ｍ）が上記タイミング信号に与える遅延時間
    をＴ＿ｉ＿ｊとするとき、 Ｔ＿ｉ＿ｊ＝Ｔ＿ｄ・（ｉ−１）・ｍ＾ｊ＾−＾１の関
    係を満足し、 第β番目の補正用遅延回路Ｕ＿β′（β＝１、２・・・
    ・・・・・・ｌ）における第α番目の補正用遅延回路本
    体Ｄ＿α′（α＝１、２・・・・・・・・・ｋ）が上記
    タイミング信号に与える遅延時間をＴ＿α＿βとすると
    き、 Ｔ＿α＿β＝Ｔ＿α・（α−１）・ｋ＾β＾−＾１の関
    係を満足していることを特徴とするタイミング信号遅延
    回路装置。
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