JPH1032474A - 可変遅延回路，及び可変遅延回路の校正方法 - Google Patents

可変遅延回路，及び可変遅延回路の校正方法

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JPH1032474A
JPH1032474A JP8189256A JP18925696A JPH1032474A JP H1032474 A JPH1032474 A JP H1032474A JP 8189256 A JP8189256 A JP 8189256A JP 18925696 A JP18925696 A JP 18925696A JP H1032474 A JPH1032474 A JP H1032474A
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JP
Japan
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selector
variable delay
delay circuit
paths
signal
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Application number
JP8189256A
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Masaaki Shimada
征明 島田
Norio Tosaka
範雄 東坂
Akira Ota
彰 太田
Tetsuya Hirama
哲也 平間
Takashi Omura
隆司 大村
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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    • H03K—PULSE TECHNIQUE
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  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
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Abstract

(57)【要約】 【課題】 分解能に優れた可変遅延回路を提供するこ
と。及び分解能に優れた可変遅延回路を提供できる可変
遅延回路の校正方法を提供すること。 【解決手段】 複数のパスPath０〜３を選択するために
入力されるセレクタ信号ＳＥＬを、該セレクタ信号ＳＥ
Ｌの昇降順に対応して上記複数のパスがその遅延時間の
長さの昇降順に選択されるような順序に並び替えて、こ
れを補正セレクタ信号ＳＥＬ／Ａとして可変遅延回路部
１１のセレクタ回路３に出力するセレクタ信号変換手段
１３を設けた。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は計測器などに搭載
される，信号の遅延時間をディジタル的に変更可能な可
変遅延回路，及び可変遅延回路の校正方法に関するもの
である。
【０００２】
【従来の技術】図８はＧａＡｓＭＥＳＦＥＴ(Metal Sem
iconductor Field Effect Transistor) を用いたＤＣＦ
Ｌ(Direct Coupled FET Logic)回路で構成した従来の可
変遅延回路の構造を示すブロック図であり、図におい
て、１は入力端子、２は出力端子、Ａ〜Ｋはインバー
タ、Path０〜Path３は遅延時間差を発生させるために並
列に設けられた複数のパス、３は該複数のパスPath０〜
Path３をセレクタ信号により選択するセレクタ、４は該
セレクタ３にセレクタ信号（以下、ＳＥＬとも称す）を
入力するためのセレクタ信号入力端子である。この遅延
回路は、４種類の遅延時間を発生させる２ビットのディ
ジタル遅延回路である。
【０００３】また、図９は従来の可変遅延回路における
ＳＥＬ信号と遅延時間との関係を示す図であり、図にお
いて横軸はセレクト信号を示し、縦軸は遅延時間（単位
ｐｓ）を示している。
【０００４】次に従来のディジタル可変遅延回路の構造
について以下に説明する。入力端子１から入力された入
力信号は、インバータＡを経て４つの信号パスPath０〜
３に入力する。Path０，Path１，Path２，Path３にはそ
れぞれ一つのインバータゲートＢ，Ｃ，Ｅ，Ｈが設けら
れているとともに、これらのインバータゲートの後ろに
は信号を通過させないように負荷としてインバータＤ，
Ｆ，Ｇ，Ｉ，Ｊ，Ｋが設けられており、Path０，Path
１，Path２，Path３のインバータゲートのファンアウト
数はそれぞれ１，２，３，４となっており、この結果、
各パスにおける遅延時間は互いに異なるものとなってい
る。これらの遅延時間が互いに異なるPath０〜３はセレ
クタ３に入力されるセレクト信号ＳＥＬ＝０〜３によっ
て、１つのパスのみが選択されるようになっている。こ
こでは特に、セレクト信号が０，１，２，３の時に、そ
れぞれPath０，Path１，Path２，Path３が選択されるよ
う設計されており、選択されたパスにより遅延された入
力信号が出力端子２から出力される。
【０００５】次に従来の可変遅延回路の動作原理を以下
に説明する。一般にパスにおいてはファンアウト数が増
加すると遅延時間は増加する。そのため、図８に示した
可変遅延回路において、ＳＥＬ＝０の時の入力端子１か
ら出力端子２までの遅延時間をｔｐｄ０、ＳＥＬ＝１の
時の遅延時間をｔｐｄ１、ＳＥＬ＝２の時の遅延時間を
ｔｐｄ２、ＳＥＬ＝３の時の遅延時間をｔｐｄ３とする
と、これらの遅延時間の関係は一般に以下の式を満足す
る。 ｔｐｄ０＜ｔｐｄ１＜ｔｐｄ２＜ｔｐｄ３ ・・・式１ このようにして、本可変遅延回路は、セレクト信号ＳＥ
Ｌによって、遅延時間の異なるパスを切り換えることに
より、遅延時間をディジタル的に変化させることが可能
である。なお、この従来例では、ファンアウト数の違い
によって、遅延時間差を発生させているが、ゲート段
数、ファンイン数、配線長、ゲートサイズなどの違いや
それらの組み合わせによって遅延時間差を発生させても
良い。
【０００６】ところで、この従来のディジタル可変遅延
回路を、ＳＥＬ＝０の時の設計遅延時間を５００ｐｓと
し、さらにファンアウトが１つ増加する度に遅延時間が
２５ｐｓずつ増加するように設計していたとする。つま
り、ＳＥＬ＝０でPath０が選択されているときの設計遅
延時間が５００ｐｓ、ＳＥＬ＝１でPath１が選択されて
いるときの設計遅延時間が５２５ｐｓ、ＳＥＬ＝２でPa
th２が選択されているときの設計遅延時間が５５０ｐ
ｓ、ＳＥＬ＝３でPath３が選択されているときの設計遅
延時間が５７５ｐｓとなるように設計していたとする
と、上記式１のような関係が成立するはずである。しか
し、以下のような理由により、実際のパスにおける遅延
時間は、設計遅延時間と大きく異なる場合が多い。たと
えば、製造上のばらつきによりインバータゲートＣを構
成するデプレーション型ＦＥＴ（図示せず）のしきい電
圧が設計値よりも高くなってしまった場合、インバータ
ゲートＣの消費電流が設計値より減少してしまい、イン
バータゲートＣの遅延時間が設計値より大きくなってし
まう。このようにしてｔｐｄ１が設計値より５％程度増
加してしまうと、ｔｐｄ１はｔｐｄ２よりも大きくなっ
てしまい、上記の式１を満足しなくなる場合が起こる。
このようにプロセスパラメータの変動などにより上記の
式１を満足しないことが各パスの遅延時間差を小さくし
た場合には頻繁に起こるようになる。
【０００７】上記の式１を満足しなかった例として、Ｓ
ＥＬ＝０の時の実際の遅延時間が５０５ｐｓ、ＳＥＬ＝
１の時の実際の遅延時間が５５５ｐｓ、ＳＥＬ＝２の時
の実際の遅延時間が５４５ｐｓ、ＳＥＬ＝３の時の実際
の遅延時間が５８０ｐｓとなった場合の設計遅延時間と
実際の遅延時間との関係を図９及び以下の表に示す。
【０００８】
【表１】
【０００９】次に、設計遅延時間と実際の遅延時間とが
異なり、上記式１のような関係を満たさなくなった場合
における従来の可変遅延回路の校正方法について、上記
表１及び図９を用いて説明する。
【００１０】計測器などにディジタル可変遅延回路を用
いるためには、上記式１のように、セレクト信号ＳＥＬ
が増加するに従って、遅延時間が必ず増加することが必
要である。そのため、従来は、上記表及び図９に示した
ように、可変遅延回路においてｔｐｄ２がｔｐｄ１より
も小さくなってしまった場合にはｔｐｄ２を使用しない
ようにして可変遅延回路を校正していた。このようにｔ
ｐｄ２を使用しなければ、以下の式２に示すようにセレ
クト信号ＳＥＬが増加する度に、遅延時間ｔｐｄが必ず
増加するようになる。 ｔｐｄ０＜ｔｐｄ１＜ｔｐｄ３ ・・・式２
【００１１】
【発明が解決しようとする課題】以上のように従来の可
変遅延回路においては、製造上のばらつき等により、遅
延時間がセレクト信号の増加に対応して増加しなくなっ
たパスが発生した場合、この不都合の生じるパスを選択
するセレクタ信号を使用しないようにすることで、可変
遅延回路を校正していた。
【００１２】しかしながら、このような従来の校正方法
を用いると、例えば上記の表に示したような場合におい
ては、セレクト信号ＳＥＬ＝０，１，３のみが使用可能
となり、ＳＥＬ＝０とＳＥＬ＝１との間の遅延時間差が
５０ｐｓと最も大きく、この値がこの可変遅延回路の分
解能となる。従って、ＳＥＬ＝２を使用できないため
に、設計段階に考えていた分解能に対して実際の可変遅
延回路の分解能が非常に悪くなってしまっていた。
【００１３】以上述べたように、従来の可変遅延回路の
校正方法を用いると、可変遅延回路の分解能が設計値に
対して非常に悪くなってしまい、分解能に優れた可変遅
延回路を歩留りよく得ることができないという問題があ
った。
【００１４】この発明は上記のような問題点を解消する
ためになされたものであり、分解能に優れた可変遅延回
路を歩留り良く提供することを目的とする。
【００１５】また、この発明は上記のような問題点を解
消するためになされたものであり、分解能に優れた可変
遅延回路を歩留り良く提供できる可変遅延回路の校正方
法を提供することを目的とする。
【００１６】
【課題を解決するための手段】この発明に係る可変遅延
回路は、信号が入力される入力端子と、該入力端子と接
続された互いに異なる遅延時間を有する複数のパスと、
該複数のパスと接続され、入力される補正セレクタ信号
により上記複数のパスを個別に選択するセレクタ回路
と、該セレクタ回路と接続され、上記補正セレクタ信号
により選択された上記複数のパスにより遅延された上記
入力信号を出力する出力端子と、上記複数のパスを選択
するために入力されるセレクタ信号を、該セレクタ信号
の昇降順に対応して上記複数のパスがその遅延時間の長
さの昇降順に選択されるような順序に並び替えて、これ
を補正セレクタ信号として上記セレクタ回路に出力する
セレクタ信号変換手段とを備えるようにしたものであ
る。
【００１７】また、上記可変遅延回路において、上記セ
レクタ信号変換手段は、上記複数のパス及びセレクタ回
路とは異なる半導体基板上に設けられているようにした
ものである。
【００１８】また、上記可変遅延回路において、上記セ
レクタ信号変換手段は、上記複数のパス及びセレクタ回
路とは同一の半導体基板上に設けられているようにした
ものである。
【００１９】また、上記可変遅延回路において、上記セ
レクタ信号変換手段は、上記複数のパスのそれぞれの遅
延時間に基づいた上記セレクト信号の並び替え順を制御
する変換用データを出力する変換用データ出力手段と、
該変換用データ出力手段の出力に接続され、該出力手段
から出力される上記変換用データに基づき上記セレクタ
信号を並び替えて上記補正セレクタ信号として出力する
セレクト信号変換部とを備えるようにしたものである。
【００２０】また、上記可変遅延回路において、上記変
換用データ出力手段と、セレクト信号変換部との間に、
入力される上記変換用データを記憶するとともに、該記
憶した変換用データを上記セレクト信号変換部に出力す
るメモリ部を備えているようにしたものである。
【００２１】また、上記可変遅延回路において、上記セ
レクタ信号変換手段を、その内部の配線の一部を切断す
ることにより、上記セレクタ信号を所定の順序に並び替
えて上記補正セレクタ信号として出力できる回路とした
ものである。
【００２２】また、この発明に係る可変遅延回路の校正
方法は、互いに異なる遅延時間を有する複数のパスを、
セレクタ信号に基づいてセレクタ回路により個別に選択
して、上記複数のパスに入力される入力信号を上記複数
のパスのうちの上記選択されたパスにより異なる時間で
遅延させて出力する可変遅延回路の遅延時間を校正する
可変遅延回路の校正方法において、上記複数のパスを選
択するために入力されるセレクタ信号を、該セレクタ信
号の昇降順に対応して上記複数のパスがその遅延時間の
昇降順に選択されるように並び替えて上記セレクタ回路
に出力するようにしたものである。
【００２３】また、上記可変遅延回路の校正方法におい
て、上記セレクタ信号の並び替えは、上記複数のパスの
遅延時間の測定結果に基づいた上記セレクト信号の並び
替え順を制御する変換用データに基づいて行うようにし
たものである。
【００２４】また、上記可変遅延回路の校正方法におい
て、上記セレクタ信号の並び替えは、その内部の配線の
一部を切断することにより上記セレクタ信号を所定の順
序に並び替えて出力できる回路を備え、上記複数のパス
の遅延時間の測定結果に基づいて上記配線の一部を切断
した後、該回路に上記セレクタ信号を入力させることに
より行うようにしたものである。
【００２５】
【発明の実施の形態】
実施の形態１．図１はこの発明の実施の形態１に係る可
変遅延回路の校正方法を説明するためのフローチャート
であり、図において、Ｓ１〜Ｓ４はこの校正方法の各ス
テップを示している。また、図２はこの発明の実施の形
態１に係る可変遅延回路の校正方法を説明するための図
であり、図２(a) はＧａＡｓＭＥＳＦＥＴ(Metal Semic
onductor Field Effect Transistor) を用いたＤＣＦＬ
(Direct Coupled FET Logic)回路で構成した可変遅延回
路の構造を示すブロック図、また図２(b) はこの可変遅
延回路の構造の一例を示す回路図である。図において、
１０は可変遅延回路、１は入力端子、２は出力端子、Ａ
〜Ｋはインバータ、Path０〜Path３は遅延時間差を発生
させるために並列に設けられた複数のパス、３は該複数
のパスPath０〜Path３をセレクタ信号により選択するセ
レクタ、４は該セレクタ３にセレクト信号（以下、ＳＥ
Ｌとも称す）を入力するためのセレクト信号入力端子、
５はデプレショントランジスタ、６はエンハンスメント
トランジスタ、ＶDDは電源電位、ＶSSは基準電位であ
る。この可変遅延回路は４種類の遅延時間を発生させる
２ビットのディジタル遅延回路である。
【００２６】また、図３は上記可変遅延回路においてセ
レクタ３に入力されるセレクト信号ＳＥＬ，該セレクト
信号を並べ替えてなる補正セレクト信号ＳＥＬ／Ａ，及
び入力端子１と出力端子２との間の遅延時間の関係を示
す図であり、図において横軸はセレクト信号ＳＥＬ及び
補正セレクト信号ＳＥＬ／Ａを示し、縦軸は遅延時間
（単位ｐｓ）を示しており、黒丸は実際に測定した遅延
時間を示し、白丸は設計段階における遅延時間を示して
いる。
【００２７】次に本実施の形態１に係る可変遅延回路の
校正方法について図１を用いて説明する。なお、ここで
は補正セレクト信号ＳＥＬ／Ａ＝ｎ（ｎは整数）はPath
ｎを選択するためにセレクタ３に入力される補正セレク
ト信号であるとしている。
【００２８】この校正方法は、セレクト信号ＳＥＬの昇
降順に伴って遅延時間の大きさが昇降順に変化しなくな
った場合に、該セレクト信号ＳＥＬをセレクタ３に直接
入力せず、このセレクト信号ＳＥＬをセレクト信号が大
きくなる順番に対応して必ず遅延時間の大きさが大きく
なる順番にパスPath０〜Path３が選択されるように並べ
替えて補正セレクト信号ＳＥＬ／Ａを作成し、この補正
セレクト信号ＳＥＬ／Ａをセレクタ３に入力するように
したものである。
【００２９】まず最初に、パスPath０〜Path３をそれぞ
れ選択した場合における可変遅延回路１０の実際の遅延
時間を実測して、可変遅延回路１０の各パスの遅延時間
を調べるとともに、これらの各パスPath０〜Path３を順
番に選択するためにセレクタ３に入力する補正セレクト
信号ＳＥＬ／Ａ＝０〜３を作成する（ステップＳ１）。
【００３０】次に各パスが実際の遅延時間の大きくなる
順番に選択されるよう補正セレクタ信号ＳＥＬ／Ａの配
列順番を並び替える。そして、可変遅延回路１０の遅延
時間をセレクトするセレクト信号ＳＥＬが大きくなるに
つれて、各パスが実際の遅延時間の大きくなる順番に選
択されるように、セレクト信号ＳＥＬと補正セレクト信
号ＳＥＬ／Ａとの対応関係を求める（ステップＳ２）。
そして、この対応関係が保たれるようにセレクト信号Ｓ
ＥＬを補正セレクト信号ＳＥＬ／Ａに変換させ（ステッ
プＳ３）、このセレクト信号ＳＥＬに対応した補正セレ
クト信号ＳＥＬ／Ａをセレクタ３に入力して可変遅延回
路の各パスPath０〜Path３を選択するようにする（ステ
ップＳ４）。この結果、セレクタ信号ＳＥＬの昇降順に
従って、補正セレクタ信号ＳＥＬ／Ａにより、遅延時間
の大きさの昇降順に各パスPath０〜Path３が選択される
ことになり、可変遅延回路１０の遅延時間の大きさを、
セレクタ信号の昇降順に対応させて、昇降順に変化させ
ることができる。
【００３１】例えば、可変遅延回路におけるセレクタ信
号ＳＥＬと該セレクタ信号ＳＥＬにより選択されるパ
ス、そのパスの設計遅延時間、及びそのパスを選択した
際の遅延時間の実測値との関係が以下の表のようになっ
たものとする。
【００３２】
【表２】
【００３３】このとき、Path０を選択した場合の実際の
遅延時間は５０５ｐｓ、Path１を選択した場合の実際の
遅延時間は５５５ｐｓ、Path２を選択した場合の実際の
遅延時間は５４５ｐｓ、Path３を選択した場合の実際の
遅延時間は５８０ｐｓであるため、何らの校正も行わ
ず、セレクト信号ＳＥＬ＝０でPath０を、セレクト信号
ＳＥＬ＝１でPath１を、セレクト信号ＳＥＬ＝２でPath
２を、セレクト信号ＳＥＬ＝３でPath３を選択するよう
にすると、セレクト信号ＳＥＬ＝１の遅延時間の方がセ
レクト信号ＳＥＬ＝２の遅延時間よりも大きくなってし
まい、セレクト信号が大きくなっても、必ずしも遅延時
間が大きくならないようになり、可変遅延回路として使
用できるようになる。
【００３４】しかし、本実施の形態１においては、上記
の実測値に基づいて、Path０，３を選択するためのセレ
クト信号ＳＥＬ＝０，３が入力されたときは、このセレ
クト信号を並べ替えず、それぞれPath０，３が選択され
るような補正セレクト信号ＳＥＬ／Ａ＝０，３が出力さ
れるようにするとともに、Path１を選択するためのセレ
クト信号ＳＥＬ＝１が入力されたときは、このセレクト
信号を並べ替えてPath２を選択するための補正セレクト
信号ＳＥＬ／Ａ＝２が、また、セレクト信号ＳＥＬ＝２
のときはPath１を選択するための補正セレクト信号ＳＥ
Ｌ／Ａ＝１がセレクタ３に出力されるように、セレクト
信号ＳＥＬを並べ替えて校正するようにしたことによ
り、図３に示すように、セレクト信号が増加したときに
はこれに対応して実際の遅延時間が必ず増加するように
することができる。
【００３５】このため、上述した従来の可変遅延回路の
校正方法においては、セレクト信号が大きくなるにもか
かわらず、遅延時間が大きくならない場合、このような
原因となるパスをセレクトするセレクト信号を使用しな
いようにしていたため、分解能が大きくなってしまって
いたが、本実施の形態１に係る可変遅延回路の校正方法
においては、セレクト信号が大きくなってもこれにした
がって遅延時間が大きくならない場合には、セレクト信
号を並べ替えた補正セレクト信号を作成し、この補正セ
レクト信号を用いてこれをセレクタ３に入力し、セレク
ト信号ＳＥＬが大きくなるにしたがって遅延時間が大き
くなるようなパスを選択することができ、この結果、従
来の校正方法を用いた場合に比較して、可変遅延回路の
分解能を向上させることができる。例えば、図３に示す
ような特性の得られる可変遅延回路においては、従来の
校正方法を用いると、Path２を選択しないようになるの
で、分解能はPath１とPath０との遅延時間の差である５
０ｐｓとなるが、この実施の形態１に係る校正方法によ
れば、分解能はPath２とPath０との遅延時間の差である
４０ｐｓとなり、分解能を向上させることができる。
【００３６】このように、本実施の形態１に係る可変遅
延回路の校正方法によれば、セレクト信号ＳＥＬが大き
くなる順番に対応して、各パスがその遅延時間が大きく
なる順番で選択されるよう、このセレクト信号ＳＥＬを
並べ替えた補正セレクタ信号ＳＥＬ／Ａをセレクタ３に
入力するようにしたから、分解能の良い可変遅延回路を
歩留りよく得ることができる効果がある。
【００３７】実施の形態２．図４は本発明の実施の形態
２に係る可変遅延回路の構造を示すブロック図であり、
図において、図２と同一符号は同一又は相当する部分を
示しており、１１は図２において示した可変遅延回路と
同様の回路からなる可変遅延回路部、１２は該可変遅延
回路部１１と同一半導体基板上に設けられているＩＣ
（集積回路）、１３はこのＩＣ１２の外部に設けられた
セレクト信号変換手段である。
【００３８】次に構造について説明する。まず、可変遅
延回路部１１には実施の形態１において図２に示したよ
うに、４つの互いに並列なパスPath０〜３が設けられて
おり、Path０，Path１，Path２，Path３にはそれぞれ一
つのインバータゲートＢ，Ｃ，Ｅ，Ｈが設けられている
とともに、これらのインバータゲートの後ろには信号を
通過させないように負荷として設けられたインバータ
Ｄ，Ｆ，Ｇ，Ｉ，Ｊ，Ｋが配置されており、Path０，Pa
th１，Path２，Path３のインバータゲートのファンアウ
ト数はそれぞれ１，２，３，４となっており、この結
果、各パスにおける遅延時間は互いに異なるものとなっ
ている。そして、これらの遅延時間が互いに異なるPath
０〜３は、セレクタ３に入力される補正セレクト信号Ｓ
ＥＬ／Ａ＝０〜３によって、１つのパスのみが選択され
るようになっている。ここでは特に、補正セレクト信号
が０，１，２，３の時に、それぞれPath０，Path１，Pa
th２，Path３が選択されるよう設計されている。
【００３９】セレクト信号変換手段１３は、可変遅延回
路部の遅延時間を選択するために入力されるセレクト信
号ＳＥＬを、このセレクタ信号の大きさの順に対応して
上記複数のパスがその実際の遅延時間の長さの長い順に
選択されるような順序に並び替えた補正セレクト信号Ｓ
ＥＬ／Ａを作成し、この補正セレクト信号を可変遅延回
路のセレクタに入力することにより、セレクト信号が増
加すると、必ず遅延時間が増加するようにする手段であ
り、通常はセレクト信号を補正セレクト信号にソフトウ
エア的に並べ替えて出力可能なコンピュータや、回路内
の入出力を所定の配列に組み換えて出力可能なセレクタ
等の回路が用いられる。
【００４０】次に動作について説明する。入力端子１に
入力された入力信号が、セレクト信号入力端子４に入力
されたセレクト信号ＳＥＬにより選択されたパスPath０
〜Path３の一つにより遅延され、出力端子２から出力さ
れる。ここで、まず、セレクト信号変換手段１３から出
力される補正セレクト信号ＳＥＬ／Ａ＝０〜３を用い
て、パスPath０〜Path３をそれぞれ選択した場合におけ
る入力端子１から入力された入力信号が出力端子２から
出力される遅延時間を実際に測定することにより、可変
遅延回路部１１の実際の遅延時間を実測して、可変遅延
回路の各パスの遅延時間を調べる。
【００４１】次に、この補正セレクト信号と遅延時間の
実測値との関係を用いて、セレクト信号変換手段１３に
おいて、各パスが実際の遅延時間の大きくなる順番に選
択されるよう補正セレクタ信号ＳＥＬ／Ａの配列順番を
並び替える。そして、遅延時間をセレクトするセレクト
信号ＳＥＬが大きくなるにつれて、各パスPath０〜Path
３が実際の遅延時間の大きくなる順番に選択されるよう
に、セレクト信号と補正セレクト信号との対応関係を求
める。そして、予めこの対応関係が保たれるようにセレ
クト信号変換手段１３においてセレクト信号ＳＥＬを補
正セレクト信号ＳＥＬ／Ａに変換させ、このセレクト信
号ＳＥＬに対応した補正セレクト信号ＳＥＬ／Ａをセレ
クタ３に入力して可変遅延回路部１１の各パスを選択す
ることができるようセレクタ信号変換手段１３をセット
しておく。この結果、セレクタ信号ＳＥＬの昇降順に従
って、補正セレクタ信号ＳＥＬ／Ａにより遅延時間の大
きさの昇降順に各パスが選択され、セレクタ信号の大き
さの昇降順に対応させて可変遅延回路の遅延時間の大き
さを昇降順に変化させることができる。
【００４２】本実施の形態２に係る可変遅延回路におい
ては、セレクト信号変換手段１３を設けてセレクタ信号
を並べ替えた補正セレクタ信号を作成し、セレクト信号
が大きくなるにしたがって、必ず可変遅延回路部１１の
各パスをその遅延時間の長さが大きくなる順に選択でき
るようにしている。このため、従来の可変遅延回路にお
いては、可変遅延回路の各パスの遅延時間の長さが設計
値とずれて、セレクト信号の増加にともない、可変遅延
回路の遅延時間が増加しなくなった場合は、その原因と
なるパスを選択するセレクト信号を使用しないようにす
る校正を行っていたため、結果として分解能が悪くなる
という問題が生じていたが、この実施の形態２に係る可
変遅延回路においては補正セレクト信号を用いて選択す
るパスを並び替えることにより校正を行うため、分解能
に優れた可変遅延回路を歩留りよく得ることができる効
果がある。
【００４３】また、本実施の形態２においては、セレク
ト信号変換手段１３を実際に入力信号を遅延させる可変
遅延回路部１１と異なる半導体基板上に設けていること
により、ＩＣ１２上においては従来の可変遅延回路と同
様の構造の可変遅延回路部を設けるだけでよく、他の素
子や複雑な配線をＩＣ基板上に設ける必要がなく、ＩＣ
の半導体基板面積等を増大させず、安価に分解能に優れ
た可変遅延回路を得ることができる効果がある。
【００４４】実施の形態３．図５はこの発明の実施の形
態３に係る可変遅延回路の構造を示すブロック図（図５
(a))，及びこの可変遅延回路のセレクト信号変換回路の
一例の構造を示すブロック図（図５(b))である。図にお
いて、図４と同一符号は同一又は相当する部分を示して
おり、１３はセレクト信号変換回路、１４はコンピュー
タや、所定のデータを出力可能なメモリ等により構成さ
れる変換用データ出力手段、１５はセレクタ、１６は補
正セレクト信号出力端子、１７は変換データ入力端子、
１８はインバータである。
【００４５】この実施の形態３に係る可変遅延回路は、
上記実施の形態２において示した可変遅延回路におい
て、セレクト信号変換手段の代わりに変換用データ出力
手段１４とセレクト信号変換回路１３とを設けたもの
で、このセレクト信号変換回路１３は可変遅延回路部１
１と同一ＩＣ基板上に設けられている。
【００４６】次に、変換用データ出力手段１４について
説明する。まず、可変遅延回路部１１の実際の遅延時間
を実測して、可変遅延回路の各パスの遅延時間を調べた
結果に基づき、各パスが実際の遅延時間の大きくなる順
番に選択されるよう補正セレクタ信号ＳＥＬ／Ａの配列
順番を並び替えたデータを作成する。そして、遅延時間
をセレクトするセレクト信号ＳＥＬが大きくなるにつれ
て、各パスPath０〜Path３が実際の遅延時間の大きくな
る順番に選択されるように、セレクト信号と補正セレク
ト信号との対応関係を求めておく。そして、この対応関
係を保ってセレクト信号を補正セレクト信号に変換でき
るような変換用データが、変換用データ出力手段１４に
蓄えられ、この蓄えられたデータが変換用データ出力手
段１４からセレクト信号変換回路１３の変換用データ入
力端子１７に出力される。
【００４７】つぎに、セレクト信号変換回路１３につい
て図５(b) を用いて説明する。この図５(b) に示したセ
レクト信号変換回路１３は、特に、２ビットの変換用デ
ータを用いることにより、２つのセレクト信号を並べ替
えることができるものである。セレクタ１５は変換用デ
ータ出力手段１４から出力され、変換用データ入力端子
１７に入力された変換データに基づいて、セレクト信号
入力端子４に並べ替えが必要なセレクト信号が入力され
た場合にはそのセレクト信号をインバータ１８が設けら
れている経路を通し、このインバータ１８を通ったセレ
クト信号は、反転することにより並べ替えられた補正セ
レクト信号となって出力される。また、並べ替えが必要
でないセレクト信号は、インバータ１８のない経路を通
ってセレクタ１５に入力されたセレクト信号はそのまま
並べ替えられずに補正セレクト信号として出力される。
【００４８】そして、この実施の形態３においては、上
記変換用データ出力手段１４から出力された変換用デー
タに基づき、セレクト信号変換回路１３においてセレク
ト信号ＳＥＬが大きくなるにしたがって必ず可変遅延回
路部１１における遅延時間が必ず大きくなるような補正
セレクト信号ＳＥＬ／Ａを作成し、これを可変遅延回路
部１１のセレクタ３に出力するようにしたので、上記実
施の形態２の可変遅延回路と同様の効果を奏する。
【００４９】また、本実施の形態３においてはセレクタ
信号変換回路１３を可変遅延回路部１１と同一のＩＣ基
板上に設けていることにより、ＩＣ１２の外部のシステ
ム変更を最小限にできるという効果を奏する。
【００５０】実施の形態４．図６は本発明の実施の形態
４に係る可変遅延回路の構造を示すブロック図であり、
図において図５と同一符号は同一又は相当する部分を示
しており、２０はセレクト信号変換用データメモリで、
ＲＡＭ(Random Access Memory)や、書き込み可能なＲＯ
Ｍ(Read Only Memory)等の不揮発性メモリが用いられ
る。
【００５１】この実施の形態４においては上記実施の形
態３において示した可変遅延回路において、変換用デー
タ出力手段１４とセレクト信号変換回路１３との間に、
変換用データ出力手段１４から出力された変換用データ
を保存し、該保存した変換用データをセレクト信号変換
回路１３に出力するセレクト信号変換用データメモリ２
０を設けたものであり、このような構成としたことによ
り、一度セレクト信号変換回路１３で補正セレクト信号
を生成するための変換用データがデータメモリ２０に記
憶されると、その後は変換用データ出力手段１４を切り
離しても、データメモリ２０から所望の変換用データが
セレクト信号変換回路２１に出力される。この結果、上
記実施の形態３と同様の効果を奏するとともに、一度セ
レクト信号変換用データメモリ２０に変換用データを蓄
えさせると変換用データ出力変換回路を切り離した状態
においても、分解能の良い可変遅延回路として動作させ
ることができる効果がある。
【００５２】さらに、変換用データとして書き込み可能
な不揮発性メモリを用いた場合においては、可変遅延回
路の電源を一度立ち下げても、再立ち上げ時にセレクト
信号変換用データメモリに新たな変換用データを与える
必要を無くすることができ、取り扱いが容易である分解
能に優れた可変遅延回路を得ることができる効果があ
る。
【００５３】実施の形態５．図７は本発明の実施の形態
５に係る可変遅延回路の構造を示すブロック図（図７
(a))，及びこの可変遅延回路のセレクト信号変換回路の
一例の構造を示すブロック図（図７(b))であり、図にお
いて図５と同一符号は同一または相当する部分を示して
おり、２１はセレクト信号変換回路、２２はセレクタで
ある。
【００５４】本実施の形態５に係る可変遅延回路は上記
実施の形態３に係る可変遅延回路において、変換用デー
タ出力手段から出力される変換用データを入力すること
によりセレクト信号変換回路のセレクト信号の並べ替え
を行う代わりに、レーザー等により配線の一部を切断す
ることにより、セレクト信号を所定の順序に並べ替えて
補正セレクト信号として出力できるセレクト信号変換回
路２１を用い、この回路２１の配線を必要に応じて切断
することによりセレクト信号の並べ替えを行うようにし
たものである。
【００５５】つぎに、セレクト信号変換回路２１につい
て図７(b) を用いて説明する。この図７(b) に示したセ
レクト信号変換回路２１は、特に２ビットの変換用デー
タを用いることにより、２つのセレクト信号を並べ替え
ることができるものである。まず、並べ替えが必要でな
いセレクト信号は、インバータ１８のない経路を通って
セレクタ２２に入力され、そのまま並べ替えられずに補
正セレクト信号として出力される。ここで、セレクタ２
２は、その内部の配線を一部切断することにより、セレ
クト信号入力端子４に並べ替えが必要なセレクト信号が
入力された場合に、セレクタ２２に制御信号として接地
電位が入力され、端子４から入力されたセレクト信号は
インバータ１８が設けられている経路を通るようにする
ことが可能な回路構成となっており、このインバータ１
８を通ったセレクト信号は、反転することにより並べ替
えられた補正セレクト信号となって出力される。
【００５６】したがって、このセレクタ信号変換回路２
１を設けておき、可変遅延回路の遅延時間を実測して、
セレクト信号の並び替えが必要な場合においては、セレ
クタ信号変換回路２１内のセレクタ２２の配線の一部
を、例えばウエハ状態の段階においてレーザー等により
切断しておくことにより、このセレクタ信号変換回路２
１においてセレクタ信号を並び替えて所望の補正セレク
タ信号を作成することができ、上記実施の形態３と同様
の効果を得ることができる。
【００５７】また、一度レーザー等を用いてセレクタ信
号変換回路２１内のセレクタ２２の配線の一部を切断し
てセレクタ信号を並び替えられるようにしたら、その後
は、セレクタ信号変換回路２１に対してセレクタ信号を
並び替えるために外部から変換用データ等を入力する必
要がなくなるため、入力信号数が減り、可変遅延回路に
おける電力の消費を抑えられる効果がある。
【００５８】なお、上記実施の形態１〜５においては、
２ビットの可変遅延回路を用いて説明したが、本発明は
その他のビット数の可変遅延回路を用いた場合において
も適用できるものであり、このような場合においても上
記実施の形態１〜５と同様の効果を奏する。
【００５９】また、上記実施の形態１〜５においては、
パスPath０〜３としてディジタル的に信号を遅延させる
パスを用いた可変遅延回路について説明したが、本発明
はアナログ的に信号を遅延させるパスを切り換えて用い
る可変遅延回路においても適用できるものであり、この
ような場合においても上記実施の形態１〜５と同様の効
果を奏する。
【００６０】
【発明の効果】以上のようにこの発明に係る可変遅延回
路によれば、信号が入力される入力端子と、該入力端子
と接続された互いに異なる遅延時間を有する複数のパス
と、該複数のパスと接続され、入力される補正セレクタ
信号により上記複数のパスを個別に選択するセレクタ回
路と、該セレクタ回路と接続され、上記補正セレクタ信
号により選択された上記複数のパスにより遅延された上
記入力信号を出力する出力端子と、上記複数のパスを選
択するために入力されるセレクタ信号を、該セレクタ信
号の昇降順に対応して上記複数のパスがその遅延時間の
長さの昇降順に選択されるような順序に並び替えて、こ
れを補正セレクタ信号として上記セレクタ回路に出力す
るセレクタ信号変換手段とを備えるようにしたから、遅
延時間のばらついたパスを遅延時間の昇降順に並べ替え
ることができ、分解能に優れた可変遅延回路を歩留り良
く提供できる効果がある。
【００６１】また、上記可変遅延回路において、上記セ
レクタ信号変換手段を、上記複数のパス及びセレクタ回
路とは異なる半導体基板上に設けるようにしたから、複
数のパス及びセレクタ回路が設けられている半導体基板
上に他の複雑な配線等を設ける必要がなく、容易に分解
能に優れた可変遅延回路を得ることができる効果があ
る。
【００６２】また、上記可変遅延回路において、上記セ
レクタ信号変換手段を、上記複数のパス及びセレクタ回
路とは同一の半導体基板上に設けられているようにした
から、可変遅延回路が設けられている半導体基板の外部
の装置の構造の変更を最小限にすることができる効果が
ある。
【００６３】また、上記可変遅延回路において、上記セ
レクタ信号変換手段は、上記複数のパスのそれぞれの遅
延時間に基づいた上記セレクト信号の並び替え順を制御
する変換用データを出力する変換用データ出力手段と、
該変換用データ出力手段の出力に接続され、該出力手段
から出力される上記変換用データに基づき上記セレクタ
信号を並び替えて上記補正セレクタ信号として出力する
セレクト信号変換部とを備えるようにしたから、分解能
に優れた可変遅延回路を歩留り良く提供できる効果があ
る。
【００６４】また、上記可変遅延回路において、上記変
換用データ出力手段と、セレクト信号変換部との間に、
入力される上記変換用データを記憶するとともに、該記
憶した変換用データを上記セレクト信号変換部に出力す
るメモリ部を備えているようにしたから、一度メモリ部
に変換用データを蓄えさせると、変換用データ出力手段
を切り離した状態においても、該回路を分解能に優れた
可変遅延回路として動作させることができる効果があ
る。
【００６５】また、上記可変遅延回路において、上記セ
レクタ信号変換手段を、その内部の配線の一部を切断す
ることにより、上記セレクタ信号を所定の順序に並び替
えて上記補正セレクタ信号として出力できる回路とした
から、外部から変換用データ等を入力する必要がなくな
り、入力信号数が減り、可変遅延回路における電力の消
費を抑えられる効果がある。
【００６６】また、この発明に係る可変遅延回路の校正
方法によれば、互いに異なる遅延時間を有する複数のパ
スを、セレクタ信号に基づいてセレクタ回路により個別
に選択して、上記複数のパスに入力される入力信号を上
記複数のパスのうちの上記選択されたパスにより異なる
時間で遅延させて出力する可変遅延回路の遅延時間を校
正する可変遅延回路の校正方法において、上記複数のパ
スを選択するために入力されるセレクタ信号を、該セレ
クタ信号の昇降順に対応して上記複数のパスがその遅延
時間の昇降順に選択されるように並び替えて上記セレク
タ回路に出力するようにしたから、遅延時間のばらつい
たパスを遅延時間の昇降順に並べ替えることができ、分
解能に優れた可変遅延回路を歩留り良く提供できる効果
がある。
【００６７】また、上記可変遅延回路の校正方法におい
て、上記セレクタ信号の並び替えは、上記複数のパスの
遅延時間の測定結果に基づいた上記セレクト信号の並び
替え順を制御する変換用データに基づいて行うようにし
たから、分解能に優れた可変遅延回路を歩留り良く提供
できる効果がある。
【００６８】また、上記可変遅延回路の校正方法におい
て、上記セレクタ信号の並び替えは、その内部の配線の
一部を切断することにより上記セレクタ信号を所定の順
序に並び替えて出力できる回路を設け、上記複数のパス
の遅延時間の測定結果に基づいて上記配線の一部を切断
した後、該回路に上記セレクタ信号を入力させることに
より行うようにしたから、外部から変換用データ等を入
力する必要がなくなり、入力信号数が減り、可変遅延回
路における電力の消費を抑えられる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に係る可変遅延回路
の校正方法を示すフローチャートである。
【図２】 この発明の実施の形態１に係る可変遅延回路
の構造を示す図である。
【図３】 この発明の実施の形態１に係る可変遅延回路
におけるセレクト信号と遅延時間との関係を示す図であ
る。
【図４】 この発明の実施の形態２に係る可変遅延回路
の構造を示す図である。
【図５】 この発明の実施の形態３に係る可変遅延回路
の構造を示す図である。
【図６】 この発明の実施の形態４に係る可変遅延回路
の構造を示す図である。
【図７】 この発明の実施の形態５に係る可変遅延回路
の構造を示す図である。
【図８】 従来の可変遅延回路の構造を示す図である。
【図９】 従来の可変遅延回路におけるセレクト信号と
遅延時間との関係を示す図である。
【符合の説明】
１ 入力端子、２ 出力端子、３ セレクタ、４ セレ
クト信号入力端子、５デプレショントランジスタ、６
エンハンスメントトランジスタ、１１ 可変遅延回路、
１２ ＩＣ、１３ セレクト信号変換手段、１４ 変換
用データ出力手段、１５ セレクタ、１６ 補正セレク
ト信号出力端子、１７ 変換データ入力端子、１８ イ
ンバータ、２０ セレクト信号変換用データメモリ、２
１ セレクト信号変換回路、２２ セレクタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平間 哲也 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 大村 隆司 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 信号が入力される入力端子と、 該入力端子と接続された互いに異なる遅延時間を有する
    複数のパスと、 該複数のパスと接続され、入力される補正セレクタ信号
    により上記複数のパスを個別に選択するセレクタ回路
    と、 該セレクタ回路と接続され、上記補正セレクタ信号によ
    り選択された上記複数のパスにより遅延された上記入力
    信号を出力する出力端子と、 上記複数のパスを選択するために入力されるセレクタ信
    号を、該セレクタ信号の昇降順に対応して上記複数のパ
    スがその遅延時間の長さの昇降順に選択されるような順
    序に並び替えて、これを補正セレクタ信号として上記セ
    レクタ回路に出力するセレクタ信号変換手段とを備えた
    ことを特徴とする可変遅延回路。
  2. 【請求項２】 請求項１に記載の可変遅延回路におい
    て、 上記セレクタ信号変換手段は、上記複数のパス及びセレ
    クタ回路とは異なる半導体基板上に設けられていること
    を特徴とする可変遅延回路。
  3. 【請求項３】 請求項１に記載の可変遅延回路におい
    て、 上記セレクタ信号変換手段は、上記複数のパス及びセレ
    クタ回路とは同一の半導体基板上に設けられていること
    を特徴とする可変遅延回路。
  4. 【請求項４】 請求項１に記載の可変遅延回路におい
    て、 上記セレクタ信号変換手段は、 上記複数のパスのそれぞれの遅延時間に基づいた上記セ
    レクト信号の並び替え順を制御する変換用データを出力
    する変換用データ出力手段と、 該変換用データ出力手段の出力に接続され、該出力手段
    から出力される上記変換用データに基づき上記セレクタ
    信号を並び替えて上記補正セレクタ信号として出力する
    セレクト信号変換部とを備えたものであることを特徴と
    する可変遅延回路。
  5. 【請求項５】 請求項４に記載の可変遅延回路におい
    て、 上記変換用データ出力手段と、セレクト信号変換部との
    間に、入力される上記変換用データを記憶するととも
    に、該記憶した変換用データを上記セレクト信号変換部
    に出力するメモリ部を備えていることを特徴とする可変
    遅延回路。
  6. 【請求項６】 請求項１に記載の可変遅延回路におい
    て、 上記セレクタ信号変換手段は、その内部の配線の一部を
    切断することにより、上記セレクタ信号を所定の順序に
    並び替えて上記補正セレクタ信号として出力できる回路
    であることを特徴とする可変遅延回路。
  7. 【請求項７】 互いに異なる遅延時間を有する複数のパ
    スを、セレクタ信号に基づいてセレクタ回路により個別
    に選択して、上記複数のパスに入力される入力信号を上
    記複数のパスのうちの上記選択されたパスにより遅延さ
    せて出力する可変遅延回路の遅延時間を校正する可変遅
    延回路の校正方法において、 上記複数のパスを選択するために入力されるセレクタ信
    号を、該セレクタ信号の昇降順に対応して上記複数のパ
    スがその遅延時間の昇降順に選択されるように並び替え
    て上記セレクタ回路に出力することを特徴とする可変遅
    延回路の校正方法。
  8. 【請求項８】 請求項７に記載の可変遅延回路の校正方
    法において、 上記セレクタ信号の並び替えは、上記複数のパスの遅延
    時間の測定結果に基づいた上記セレクト信号の並び替え
    順を制御する変換用データに基づいて行うことを特徴と
    する可変遅延回路の校正方法。
  9. 【請求項９】 請求項７に記載の可変遅延回路の校正方
    法において、 上記セレクタ信号の並び替えは、その内部の配線の一部
    を切断することにより上記セレクタ信号を所定の順序に
    並び替えて出力できる回路を備え、上記複数のパスの遅
    延時間の測定結果に基づいて上記配線の一部を切断した
    後、該回路に上記セレクタ信号を入力させることにより
    行うことを特徴とする可変遅延回路の校正方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011036918A1 (ja) * 2009-09-24 2011-03-31 日本電気株式会社 データ並べ替え回路、可変遅延回路、高速フーリエ変換回路、およびデータ並べ替え方法
CN109212950A (zh) * 2018-10-24 2019-01-15 中国科学技术大学 一种高精度时间数字转换器的实时自修正电路

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6008680A (en) * 1997-08-27 1999-12-28 Lsi Logic Corporation Continuously adjustable delay-locked loop
US8134396B2 (en) * 2009-02-24 2012-03-13 Infineon Technologies Ag Dynamic element matching for delay lines

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2582250B2 (ja) * 1986-10-03 1997-02-19 日本電信電話株式会社 タイミング信号遅延回路装置
US5013944A (en) * 1989-04-20 1991-05-07 International Business Machines Corporation Programmable delay line utilizing measured actual delays to provide a highly accurate delay
JP2731875B2 (ja) * 1991-07-31 1998-03-25 株式会社アドバンテスト 可変遅延回路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011036918A1 (ja) * 2009-09-24 2011-03-31 日本電気株式会社 データ並べ替え回路、可変遅延回路、高速フーリエ変換回路、およびデータ並べ替え方法
US9002919B2 (en) 2009-09-24 2015-04-07 Nec Corporation Data rearranging circuit, variable delay circuit, fast fourier transform circuit, and data rearranging method
CN109212950A (zh) * 2018-10-24 2019-01-15 中国科学技术大学 一种高精度时间数字转换器的实时自修正电路

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