JPS6386455A - Semiconductor device - Google Patents
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野］
この発明は半導体装置に圓し、特にそのコンタクト電極
構造に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Industrial Field of Application) The present invention relates to a semiconductor device, and particularly to a contact electrode structure thereof.
［従来の技術］
第４図は従来の半導体装置のコンタクト７ＦｉｔＵ構造
を示したものであり、（ａ ）は平面図、（ｂ）は（ａ
）のＸ−Ｙｌ断面図である。[Prior Art] Fig. 4 shows a contact 7FitU structure of a conventional semiconductor device, in which (a) is a plan view and (b) is a
) is a cross-sectional view taken along the line X-Yl.
第４図（ａ）において、半導体基板１上に絶縁８！ｉ２
を介して第１の導？［３が形成され、この導電層３上に
は＃８８層４が形成されている。この絶縁層４上の所定
箇所には、第２の導電層５が形成され、ぞの上には絶縁
層６を介して第３の導電層８が形成されている。そして
、この第３の導７８層８上には絶縁ＦＦｌ９が形成され
ている。前記導電層３．５．８は、たとえばボリザイド
躾のような２層あるいはそれ以上の多Ｎ膜の場合もある
。第２の導電層５と第３の導電層８間の絶縁層６には、
コンタク１〜ホール７が設けられており、このコンタク
１−ホール７を介して第２の導ｆｆ１ｌｉｉ５と第３の
導１層８とが電気的に接続されている。In FIG. 4(a), an insulation 8! is provided on the semiconductor substrate 1! i2
1st lead through? #3 is formed, and #88 layer 4 is formed on this conductive layer 3. A second conductive layer 5 is formed at a predetermined location on this insulating layer 4, and a third conductive layer 8 is formed thereon with an insulating layer 6 interposed therebetween. An insulating FF19 is formed on this third conductor 78 layer 8. The conductive layer 3.5.8 may be a multi-N film of two or more layers, such as Volizide. The insulating layer 6 between the second conductive layer 5 and the third conductive layer 8 includes
Contactors 1 to holes 7 are provided, and the second conductor ff1lii5 and the third conductor 1 layer 8 are electrically connected through the contacts 1 to hole 7.
また、第１の導′Ｒ１１！３上の他の箇所には、絶縁１
１１４．６．９を介して第４の導電８１１１が形成され
ている。第１の導電層３と第４の導電層１１間の絶縁１
！４．６．９にコンタクトホール１０が設けられており
、このコンタクトホール１０を介して第１の導電［３と
第４の導電ｖ１１１とが電気的に接続されている。Also, at other locations on the first conductor 'R11!3, there is an insulation layer.
A fourth conductor 8111 is formed via 114.6.9. Insulation 1 between first conductive layer 3 and fourth conductive layer 11
! A contact hole 10 is provided in 4.6.9, and the first conductor [3 and the fourth conductor v111 are electrically connected through this contact hole 10.
このように、第２の導電層５と第３の導電層８間、第１
の導電層３と第４の導電層１１間をそれぞれ電気的に接
続するためには、面方向にずれた位置に２つのコンタク
ト・ホール７．１０を設けなければならない。In this way, between the second conductive layer 5 and the third conductive layer 8, the first
In order to electrically connect between the conductive layer 3 and the fourth conductive layer 11, two contact holes 7.10 must be provided at positions shifted in the plane direction.
また、電気的に接続する２つの導？ＩＮｔ２ｊ間に他の
導電層がない場合、すなわち、第５図に示すにうに、第
１の導電層３と第２の導電層５間、および、第３の導電
層８と第４の６劃１１間をそれぞれ元気的に接続する場
合には、面方向の同じ位置に両方のコンタクトホール１
７．１８を形成することができる。しかしながら、この
場合には、パターニング工程を２回行なりな番プればな
らない。Also, two conductors that are electrically connected? When there is no other conductive layer between INt2j, that is, as shown in FIG. 11, when connecting each contact hole 1, both contact holes 1 are placed at the same position in the plane direction.
7.18 can be formed. However, in this case, the patterning process must be repeated twice.
［発明が解決しようとする問題点］
このように従来のコンタクト電（な構造においては、導
電層間の電気的接続の数だ（プコンタクトホールを、１
ｒＡけな寥プればならないため、コンタク［・ホールの
数がＩ■加し、歩留りを悪くする原因となっていたａ特
に、１１０層と第ｎ＋１暦間、第ｎ −１層と第ｎ＋２
層問をそれぞれ電気的に接続するＪ。[Problems to be Solved by the Invention] In this conventional contact structure, the number of electrical connections between conductive layers (contact holes) is
Since a small amount of contact must be removed, the number of contact holes increases, causing a decrease in yield.Especially between the 110th layer and the n+1th layer, and between the n-1st layer and the n+2th layer.
J to electrically connect the layers.
うなＪｌ含には、２つのコンタクトボールの位置を面方
向にずらして設けなければならないため、コンタクト・
ホールの占める面積が増加し、パターンレイアウト上問
題があった。In the case of Una Jl, the two contact balls must be shifted in the plane direction, so the contact ball
The area occupied by the hole increased, causing problems in terms of pattern layout.
この発明は上記問題点を解消］°るためになされたもの
で、導２！層間の２組の電気的接続または３つ以上の導
１１ｎ間の電気的接続を１つのコンタクトホールにより
可能とするコンタクト電極抱込を提供することを目的と
する。This invention was made to solve the above problems. It is an object of the present invention to provide a contact electrode embedding that allows electrical connection between two sets of layers or between three or more conductors 11n using one contact hole.
［問題点を解決するための手段］
この発明に係る半導体装置は、複数の導Ｎ層および絶縁
層からなる多層体に所定の１′ｔｉ１１Ｂが露出するよ
うにコンタクトホールを設け、このコンタクトホール内
部側面に導体からなる接続層を設けてコンタクトホール
の側面部または底面部に露出した所定の導電居間の電気
的接続を行ない、さらにこの接続層の表面に絶縁膜を形
成し、この絶縁股上で導電層間の他の電気的接続を行な
っている。[Means for Solving the Problems] In the semiconductor device according to the present invention, a contact hole is provided in a multilayer body consisting of a plurality of N-conducting layers and an insulating layer so that a predetermined portion 1'ti11B is exposed, and the interior of the contact hole is A connection layer made of a conductor is provided on the side surface to make an electrical connection between a predetermined conductive layer exposed on the side or bottom of the contact hole. Furthermore, an insulating film is formed on the surface of this connection layer, and a conductive layer is formed on the insulation layer. Other electrical connections between layers are made.
〔作用］
この発明の半導体装直においては、コンタクトホールの
内部側面に設けた接続層で１組の導１！層間の電気的接
続を行ない、その接続層表面に設けた絶縁膜上で他の１
組の導′１ｌＩＦＪ間の電気的接続を行なっているため
、１つのコンタクトホール内で導電３１間の２つの電気
的接続または３つ以上の導１！層間の電気的接続を実現
することが可能となっている。[Function] In the semiconductor device of the present invention, a pair of conductors 1! Electrical connections are made between layers, and other layers are formed on the insulating film provided on the surface of the connection layer.
Since electrical connections are made between the conductors of the pair IFJ, two electrical connections between the conductors 31 or three or more conductors 1! are made within one contact hole. It has become possible to realize electrical connections between layers.
［実施例］ 以下、この発明の実施例を図面を用いて説明する。[Example] Embodiments of the present invention will be described below with reference to the drawings.
第１図＜ａ ＞はこの発明の半導体装置の一実論例を示
す平面図、第１図（ｂ）は第１図（ａ ’）のＸ−Ｙ＃
５１断面図である。この半導体装置の製造方法について
説明する。まず、基板１上に第１の導電Ｍ３、第２の導
ｆｆ１ｌ１５、第３の導電層８が絶縁Ｉｆ１２．４．６
を介して形成され、Ｄ上面の第３の導電層８上には絶縁
層９が形成される。ぞして上部から、絶縁層９、第３の
導Ｓ層Ｂ、絶縁層Ｇ、第２の導電層５を負通して絶縁Ｆ
ＩＪ４が露出するにうにコンタクトホール１２が設けら
れる。次に、このコンタクミーホール１２内部に導体膜
を形成し、異方性エツチングを行なうと、コンタクトホ
ール１２の側面部以外の部分が除去され、残った導体１
美が、第２の導電層５と第３の導電層８を接続する接続
層１３となる。この接続層１３の厚さは、コンタクトホ
ール１２の径および深さ、コンタクトホール１２内に形
成する導体膜の膜厚、エツチングの際の異方性の度合等
にＪ：っで決まる。これは、ＭＯＳトランジスタのＬＤ
Ｄ構造や５ＡＬＩＣＩＤＥ （Ｓｅｌｆ −ＡＩｉｇｎ
ｅｄ ５ｉｌｉｃｉｄｅ ） ＭＯＳトランジスタを
作るプロセスにおいて、ゲート？８極の側面にシリコン
酸化膜等のサイドスペーサを残すのと同じプロセス技術
である。FIG. 1 <a> is a plan view showing a practical example of the semiconductor device of the present invention, and FIG. 1(b) is the X-Y # of FIG. 1(a').
51 is a sectional view. A method for manufacturing this semiconductor device will be explained. First, on the substrate 1, a first conductive layer M3, a second conductive layer ff1l15, and a third conductive layer 8 are insulated If12.4.6.
An insulating layer 9 is formed on the third conductive layer 8 on the upper surface of D. From above, the insulating layer 9, the third conductive S layer B, the insulating layer G, and the second conductive layer 5 are passed through the insulating layer F.
A contact hole 12 is provided to expose IJ4. Next, a conductor film is formed inside this contact hole 12 and anisotropic etching is performed to remove the portion other than the side surface of the contact hole 12 and remove the remaining conductor 1.
The layer becomes the connection layer 13 that connects the second conductive layer 5 and the third conductive layer 8. The thickness of the connection layer 13 is determined by the diameter and depth of the contact hole 12, the thickness of the conductive film formed in the contact hole 12, the degree of anisotropy during etching, etc. This is a MOS transistor LD
D structure and 5ALICIDE (Self-AIign
ed 5ilicide) In the process of making a MOS transistor, the gate? This is the same process technology that leaves side spacers such as silicon oxide films on the sides of the 8 poles.
次に、この接続層１３表面を酸化または窒化するか、あ
るいは、この接続層１３上に酸化膜または窒化膜を堆積
することによって、絶縁膜１４を形成する。そして、異
方性エツチングを行なうことによって、コンタクトホー
ル１２の底面部に形成された絶縁層１４および絶縁ＪＩ
Ｉ４を除去してコンタク１〜ホール底部１５を開口させ
、第１の導電Ｈ３を露出させる。なお、絶縁層４がシリ
コン酸化膜であり、絶縁膜１４がシリコン窒化膜である
場合には、ＨＦを用いてシリコン酸化ＩＩＱを選択的に
エツチングすることにより絶縁層４だ（ブを除去してコ
ンタクトホール底部１５を開口させることが可能である
。Next, an insulating film 14 is formed by oxidizing or nitriding the surface of this connection layer 13, or by depositing an oxide film or a nitride film on this connection layer 13. Then, by performing anisotropic etching, the insulating layer 14 and the insulating JI formed at the bottom of the contact hole 12 are etched.
I4 is removed to open the contact 1 to hole bottom 15 and expose the first conductor H3. Note that when the insulating layer 4 is a silicon oxide film and the insulating film 14 is a silicon nitride film, the insulating layer 4 is formed by selectively etching the silicon oxide IIQ using HF (by removing the It is possible to open the contact hole bottom 15.
さらに、絶縁Ｉｌ！９上に導電層１１を形成すると、こ
の導電層１１はコンタクトホール１２を介して第１の１
！電層３に電気的に接続されることになる。Furthermore, insulation Il! When a conductive layer 11 is formed on 9, this conductive layer 11 is connected to the first layer 11 through a contact hole 12.
! It will be electrically connected to the electrical layer 3.
このようにして、１つのコンタクトホール１２内におい
て、第２の導１［５と第３の導電層８が電気的に接続さ
れるとともに、第１の導電Ｈ３と第４の導電層１１が電
気的に接続されることになる。In this way, within one contact hole 12, the second conductor 1[5 and the third conductive layer 8 are electrically connected, and the first conductor H3 and the fourth conductive layer 11 are electrically connected. will be connected.
なお、第３の導電層８表面の絶縁層９については、初期
の膜Ｊワが薄いと、接続１ｌｉ１３および絶縁層１４の
異方性エツチングの際に除去されるおそれがある。これ
を防止づるためには、この絶縁層９の初期の膜厚を厚く
するか、異方性エツチングの際に絶縁層９に選択性を持
たせて絶縁層９だけが選択的にエツチングされないよう
にすればよい。Note that the insulating layer 9 on the surface of the third conductive layer 8 may be removed during anisotropic etching of the connection 1li13 and the insulating layer 14 if the initial film J is thin. In order to prevent this, the initial thickness of the insulating layer 9 can be increased, or the insulating layer 9 can be made selective during anisotropic etching so that only the insulating layer 9 is not selectively etched. Just do it.
第２図は、この発明の他の実施例を示す断面図である。FIG. 2 is a sectional view showing another embodiment of the invention.
この実施例は第１図の実施例の第３の導電層８がないも
のであり、基板１上に第１の導電Ｆ！Ｊ３、第２の導ｆ
ｆ１ｆｆ５が絶縁層２．４を介して積ＩＩされ、上部か
ら、第２の導電層５および絶縁層４をジ通するコンタク
トホール１２が設けられている。そして、コンタクトホ
ール１２の底面部に露出した第１の導ｆｆｉ廚３と側面
部に露出した第２の導電層５とが、接続層１３にＪ：っ
て接続されている。第２の導！１ｌＪ５表面および接続
Ｉ！！１３表面は、それぞれ絶縁層６、絶縁層１４で１
われており、これらの絶縁ｆＦＡ６および絶１ｉ１Ｂ＄
１４上には、ｗ！Ｉｉ図の実施例の第４の導′電灯１１
に対応する第３の導？ｔｆ層１６が設けられ、この第３
の導′Ｉ′８層１６はコンタクトホール１２の底面部に
おいて第１の導？ＭＦｉ３に接続されている。すなわち
、この実施例に、ｔ；いては、１つのコンタクトホール
１２内で、第１のＲ電層３、第２の導電層５および第３
の導電層１６が接続されている。This embodiment lacks the third conductive layer 8 of the embodiment of FIG. 1, and has a first conductive layer F! on the substrate 1. J3, second lead f
f1ff5 is laminated via an insulating layer 2.4, and a contact hole 12 passing through the second conductive layer 5 and the insulating layer 4 from above is provided. The first conductive layer 3 exposed at the bottom of the contact hole 12 and the second conductive layer 5 exposed at the side surface are connected to the connection layer 13 by J:. Second guidance! 1lJ5 surface and connection I! ! 13 surfaces are insulating layer 6 and insulating layer 14, respectively.
These isolated fFA6 and isolated 1i1B$
On 14, w! The fourth conducting lamp 11 of the embodiment shown in Fig. Ii
The third derivation corresponding to ? A tf layer 16 is provided, and this third
The first conductive layer 16 forms the first conductive layer 16 at the bottom of the contact hole 12. Connected to MFi3. That is, in this embodiment, within one contact hole 12, the first R conductive layer 3, the second conductive layer 5, and the third
conductive layers 16 are connected.
第３図は、この発明のざらに他の実施例を示す断面図で
ある。この実施例は、第１図の実施例において絶縁層４
をも貫通して第１のＲ？Ｆｔ Ｆ１ａが露出するように
コンタクトホール１２を設け、接続層１３によって第２
の′４導電５および第３の導電層８を第１の導電層３に
接続したものである。すなわち、この実施例にＪ５いて
は、１つのコンタクトホール１２内で、第１の導電層３
、第２の導電層５、第３の導電層８８よび第４の導電層
１１が接続されている。FIG. 3 is a sectional view showing roughly another embodiment of the present invention. This embodiment is different from the insulating layer 4 in the embodiment of FIG.
Also penetrates the first R? A contact hole 12 is provided so that Ft F1a is exposed, and a connection layer 13 connects the second
'4 conductive layer 5 and the third conductive layer 8 are connected to the first conductive layer 3. That is, in this embodiment, in J5, the first conductive layer 3 is
, the second conductive layer 5, the third conductive layer 88, and the fourth conductive layer 11 are connected.
以上の実施例において？Ｒ１の′ａ電ＷＩＪ３は絶縁層
２を介して目板１上に形成されているが、この導電層３
が不純物拡散層の場合には絶縁層２のない場合が一般的
である。また導２ＨＩｉ１３が５ｏｌ（Ｓｉ１ｉｃｏｎ
ｏｎ ｌ ｎ５ｕｌａｔｏｒ）のような場合には
、絶縁Ｆｉ２上に不純物拡散層が形成されている構造も
あり得る。In the above example? The 'a electric wire WIJ3 of R1 is formed on the batten 1 via the insulating layer 2, but this conductive layer 3
When is an impurity diffusion layer, the insulating layer 2 is generally not provided. In addition, conductor 2HIi13 is 5ol (Si1icon
In such a case as on ln5ulator), there may be a structure in which an impurity diffusion layer is formed on the insulating film Fi2.
［発明の効果］
以上のように、この発明によれば、１つのコンタクトホ
ールで導電ｆｌｒＪＩの２組の電気的接続または３つ以
上の導電層間の電気的短絡が可能となるので、コンタク
トホールの数を少なくすることができるとともに、コン
タクトホールの占有面積を減らすことができ、これによ
って、歩留りの向上およびスペースの有効利用が可能と
なる。[Effects of the Invention] As described above, according to the present invention, it is possible to electrically connect two sets of conductive flrJI or electrically short circuit between three or more conductive layers using one contact hole. The number of contact holes can be reduced, and the area occupied by the contact holes can be reduced, thereby improving yield and making effective use of space.
Ｍ１図はこの発明の半導体装置の一実施例を示し、（ａ
）は平面図、＜ｂ＞は断面図である。第２図は他の実
施例を示す断面図、第３図はさらに他の実施例を示す断
面図である。第４図は従来の半導体装置を示し、（ａ
＞は平面図、（ｂ ）は断面図である。第５図は従来の
半導体装置の他の例を示す断面図である。
図において、２．４．６．９は絶縁層、３．５゜８．１
１．１６は６劃１１２はコンタクトホール、１３は接続
層、１４は絶縁膜である。
なお、図中同一符号は同一または相当部分を示す。Figure M1 shows an embodiment of the semiconductor device of the present invention, (a
) is a plan view, and <b> is a sectional view. FIG. 2 is a sectional view showing another embodiment, and FIG. 3 is a sectional view showing still another embodiment. FIG. 4 shows a conventional semiconductor device, (a
> is a plan view, and (b) is a sectional view. FIG. 5 is a sectional view showing another example of a conventional semiconductor device. In the figure, 2.4.6.9 is an insulating layer, 3.5°8.1
1.16, 6th section 112 is a contact hole, 13 is a connection layer, and 14 is an insulating film. Note that the same reference numerals in the figures indicate the same or corresponding parts.
Claims (6)
の導電層が露出するようにコンタクトホールを設け、こ
のコンタクトホールの内部側面に導体からなる接続層を
配設してコンタクトホールの側面部または底面部に露出
した所定の導電層間を電気的に接続し、さらにこの接続
層の表面に絶縁膜を形成し、この絶縁膜上で導電層間の
他の電気的接続を行なってなることを特徴とする半導体
装置。(1) A contact hole is provided in a multilayer body consisting of a plurality of conductive layers and an insulating layer so that a predetermined conductive layer is exposed, and a connecting layer made of a conductor is provided on the inner side of the contact hole. A method of electrically connecting predetermined conductive layers exposed at the top or bottom, further forming an insulating film on the surface of this connection layer, and making other electrical connections between the conductive layers on this insulating film. Characteristic semiconductor devices.
導電層、第３の導電層、第４の導電層、およびそれらの
間に配された絶縁層を含み、第１の導電層の表面の一部
が前記コンタクトホールの底面部に露出するとともに、
第２の導電層および第３の導電層の一部が前記コンタク
トホールの側面部に露出し、第２の導電層と第３の導電
層とが前記接続層によって接続され、かつ、第１の導電
層と第４の導電層とが接続層表面の前記絶縁膜上でコン
タクトホール内において接続されていることを特徴とす
る特許請求の範囲第１項記載の半導体装置。(2) The multilayer body includes at least a first conductive layer, a second conductive layer, a third conductive layer, a fourth conductive layer, and an insulating layer disposed between them; A part of the surface of the layer is exposed at the bottom of the contact hole, and
Parts of the second conductive layer and the third conductive layer are exposed to the side surface of the contact hole, the second conductive layer and the third conductive layer are connected by the connection layer, and the second conductive layer and the third conductive layer are connected by the connection layer. 2. The semiconductor device according to claim 1, wherein the conductive layer and the fourth conductive layer are connected within a contact hole on the insulating film on the surface of the connection layer.
導電層、第３の導電層、第４の導電層、およびそれらの
間に配された絶縁層を含み、第１の導電層の表面の一部
が前記コンタクトホールの底面部に露出するとともに、
第２の導電層および第３の導電層の一部が前記コンタク
トホールの側面部に露出し、第１の導電層と第２の導電
層と第３の導電層とが前記接続層によって接続され、か
つ、第１の導電層と第４の導電層とが接続層表面の前記
絶縁膜上でコンタクトホール内において接続されている
ことを特徴とする特許請求の範囲第１項記載の半導体装
置。(3) The multilayer body includes at least a first conductive layer, a second conductive layer, a third conductive layer, a fourth conductive layer, and an insulating layer disposed between them, and A part of the surface of the layer is exposed at the bottom of the contact hole, and
Parts of the second conductive layer and the third conductive layer are exposed at the side surface of the contact hole, and the first conductive layer, the second conductive layer, and the third conductive layer are connected by the connection layer. 2. The semiconductor device according to claim 1, wherein the first conductive layer and the fourth conductive layer are connected within a contact hole on the insulating film on the surface of the connection layer.
導電層、第３の導電層、およびそれらの間に配された絶
縁層を含み、第１の導電層の表面の一部が前記コンタク
トホールの底面部に露出するとともに、第２の導電層の
一部が前記コンタクトホールの側面部に露出し、第１の
導電層と第２の導電層とが前記接続層によって接続され
、かつ、第１の導電層と第３の導電層とが接続層表面の
前記絶縁膜上でコンタクトホール内において接続されて
いることを特徴とする特許請求の範囲第１項記載の半導
体装置。(4) The multilayer body includes at least a first conductive layer, a second conductive layer, a third conductive layer, and an insulating layer disposed between them, and includes a part of the surface of the first conductive layer. is exposed at the bottom of the contact hole, a part of the second conductive layer is exposed at the side surface of the contact hole, and the first conductive layer and the second conductive layer are connected by the connection layer. 2. The semiconductor device according to claim 1, wherein the first conductive layer and the third conductive layer are connected within a contact hole on the insulating film on the surface of the connection layer.
コンもしくは不純物拡散層、またはこれらからなる多層
導電層であることを特徴とする特許請求の範囲第１項な
いし第４項のいずれかに記載の半導体装置。(5) The conductive layer is a metal film, polycrystalline silicon containing impurities, an impurity diffusion layer, or a multilayer conductive layer made of these. The semiconductor device described in .
またはこれらからなる多層膜であることを特徴とする特
許請求の範囲第１項ないし第５項のいずれかに記載の半
導体装置。(6) The semiconductor device according to any one of claims 1 to 5, wherein the insulating layer or the insulating film is an oxide film, a nitride film, or a multilayer film made of these.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23205486A JPH0620101B2 (en) | 1986-09-29 | 1986-09-29 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23205486A JPH0620101B2 (en) | 1986-09-29 | 1986-09-29 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6386455A true JPS6386455A (en) | 1988-04-16 |
| JPH0620101B2 JPH0620101B2 (en) | 1994-03-16 |
Family
ID=16933245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23205486A Expired - Lifetime JPH0620101B2 (en) | 1986-09-29 | 1986-09-29 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620101B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63152150A (en) * | 1986-12-17 | 1988-06-24 | Hitachi Ltd | Connection wiring structure of multilayer interconnection and its forming method |
| JPH03203323A (en) * | 1989-12-29 | 1991-09-05 | Samsung Electron Co Ltd | Manufacture of semiconductor device |
| JPH0414867A (en) * | 1990-05-08 | 1992-01-20 | Matsushita Electron Corp | Semiconductor device |
| DE4122362A1 (en) * | 1991-07-05 | 1993-01-14 | Siemens Ag | ARRANGEMENT AND METHOD FOR CONTACTING CONDUCTIVE LAYERS |
-
1986
- 1986-09-29 JP JP23205486A patent/JPH0620101B2/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63152150A (en) * | 1986-12-17 | 1988-06-24 | Hitachi Ltd | Connection wiring structure of multilayer interconnection and its forming method |
| JPH03203323A (en) * | 1989-12-29 | 1991-09-05 | Samsung Electron Co Ltd | Manufacture of semiconductor device |
| JPH0414867A (en) * | 1990-05-08 | 1992-01-20 | Matsushita Electron Corp | Semiconductor device |
| DE4122362A1 (en) * | 1991-07-05 | 1993-01-14 | Siemens Ag | ARRANGEMENT AND METHOD FOR CONTACTING CONDUCTIVE LAYERS |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0620101B2 (en) | 1994-03-16 |
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