DE4122362A1 - ARRANGEMENT AND METHOD FOR CONTACTING CONDUCTIVE LAYERS - Google Patents

ARRANGEMENT AND METHOD FOR CONTACTING CONDUCTIVE LAYERS

Info

Publication number
DE4122362A1
DE4122362A1 DE4122362A DE4122362A DE4122362A1 DE 4122362 A1 DE4122362 A1 DE 4122362A1 DE 4122362 A DE4122362 A DE 4122362A DE 4122362 A DE4122362 A DE 4122362A DE 4122362 A1 DE4122362 A1 DE 4122362A1
Authority
DE
Germany
Prior art keywords
conductive layer
contact hole
insulating layer
layer
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE4122362A
Other languages
German (de)
Inventor
Hanno Dipl Phys Melzner
Heinrich Dr Koerner
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE4122362A priority Critical patent/DE4122362A1/en
Priority to PCT/DE1992/000523 priority patent/WO1993001618A1/en
Publication of DE4122362A1 publication Critical patent/DE4122362A1/en
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

An indirectly conductive connection between a lower conducting layer (3) and an upper conducting layer (4) which is covered by a second insulating layer is obtained by etching a contact hole (11) in the insulating layer which reveals both a part of the lower (3) and the upper conductive layer (4). The contact hole is filled with a conductive material, especially tungsten, so that the horizontal surface (13) of the insulating layer is not covered by the conductive material.

Description

Die Erfindung betrifft eine Anordnung und Verfahren zum Kontak­ tieren von leitenden Schichten auf einem Halbleitersubstrat mit einer unteren leitenden Schicht, mindestens einer oberen leiten­ den Schicht, die die untere leitende Schicht höchstens teilweise überdeckt und durch eine erste isolierende Schicht von der unte­ ren leitenden Schicht getrennt ist, einer zweiten isolierenden Schicht auf der oberen leitenden Schicht und einem Kontaktloch, welches in der ersten und zweiten isolierenden Schicht so ange­ ordnet ist, daß es einen Teil der unteren und oberen leitenden Schicht freilegt.The invention relates to an arrangement and method for contact animals with conductive layers on a semiconductor substrate a lower conductive layer, at least one upper conductive the layer that the lower conductive layer is at most partially covered and covered by a first insulating layer from the bottom ren conductive layer is separated, a second insulating Layer on top of the conductive layer and a contact hole, which is so in the first and second insulating layers is that it is part of the lower and upper conductive Layer exposed.

In der Halbleitertechnologie werden häufig mehrere leitende Schichten verwendet, die - entsprechend strukturiert - als Leit­ bahnen für elektrische Ströme dienen. Gegeneinander sind diese Schichten durch geeignete nichtleitende Schichten isoliert. Sol­ len zwei verschiedene leitende Schichten bzw. in verschiedenen Schichten angeordnete Leitbahnen miteinander leitend verbunden werden, so ist in der zwischenliegenden Isolationsschicht eine Öffnung (Kontaktloch) herzustellen. Meist ist eine solche Kontakt­ lochstrukturierung aber nicht für alle Isolationsschichten vorge­ sehen, da diese phototechnischen Strukturierungsverfahren sehr aufwendig sind. Manchmal ist eine direkte Verbindung der leiten­ den Schichten auch aus physikalischen Gründen ausgeschlossen; beispielsweise kann eine n⁺-dotierte Polysiliziumschicht nicht mit einer p⁺-dotierten einkristallinen Siliziumschicht kontaktiert werden, da anstelle eines leitenden Kontaktes eine Diode entstün­ de. Das heißt, eine direkte Verbindung zwischen beliebigen Ebenen ist aus verschiedenen Gründen nicht immer möglich. In diesem Fall muß mit Hilfe einer dritten leitenden Schicht eine indirekte Ver­ bindung hergestellt werden. Typischerweise bestehen die unteren - nicht direkt miteinander kontaktierbaren oder kontaktierten - Schichten einer Schaltung aus dotiertem Poly- oder einkristalli­ nem Silizium, die genannten indirekten Verbindungen (d. h. die dritte leitende Schicht) aus Metall, meist einer Aluminiumlegie­ rung. Die Metallschicht kann über Kontaktlöcher mit jeder unter­ liegenden Schicht kontaktiert werden.In semiconductor technology, there are often several leaders Layers used, which - structured accordingly - as a guide railways for electrical currents. These are against each other Layers isolated by suitable non-conductive layers. Sol len two different conductive layers or in different Layers arranged interconnects conductively connected there is a in the insulation layer between them Make opening (contact hole). Mostly there is such a contact Hole structuring not provided for all insulation layers see this phototechnical structuring process very much are expensive. Sometimes there is a direct connection between the directors the layers also excluded for physical reasons; for example, an n⁺-doped polysilicon layer cannot contacted with a p⁺-doped single-crystalline silicon layer because there is a diode instead of a conductive contact de. That is, a direct connection between any level is not always possible for various reasons. In this case with the help of a third conductive layer, an indirect Ver bond can be made. Typically, the lower ones exist - not directly contactable or contacted -  Layers of a circuit made of doped poly or single crystals nem silicon, the indirect compounds mentioned (i.e. the third conductive layer) made of metal, usually an aluminum alloy tion. The metal layer can have contact holes with each under lying layer can be contacted.

Fig. 1 und 2 zeigen eine schematische Darstellung einer solchen indirekten Verbindung in Aufsicht und im Querschnitt entlang der Linie II-II in Fig. 1. Auf einem Halbleitersubstrat 1 (meist Silizium) mit einer Oberfläche 2 befindet sich eine untere lei­ tende Schicht 3 und eine mit ihr zu kontaktierende obere leiten­ de Schicht 4, die bereits strukturiert sind. Selbstverständlich können vor Aufbringen der unteren leitenden Schicht 3 bereits beliebige Verfahrensschritte zur Herstellung integrierter Schal­ tungen vorgenommen worden sein, so daß zwischen der Oberfläche 2 und der unteren leitenden Schicht 3 weitere Schichten angeordnet sein können. Ferner kann die untere leitende Schicht 3 auch eine durch Einbringen von Dotierstoffen im Halbleitersubstrat gebil­ dete Schicht sein (Diffusionsgebiet). Die untere und die obere leitende Schicht 3, 4 sind durch eine erste isolierende Schicht 5 getrennt. Auf der oberen leitenden Schicht 4 bzw. auf der er­ sten isolierenden Schicht 5 befinden sich eine zweite isolierende Schicht 6, die im allgemeinen aus demselben Material wie die er­ ste isolierende Schicht 5 besteht. Über zwei Kontaktlöcher 7, 8, die in die zweite isolierende Schicht 6 bis zur oberen leitenden Schicht 4 bzw. in die erste und zweite isolierende Schicht 5, 6 bis zur unteren leitenden Schicht 3 geätzt werden, werden die leitenden Schichten 3, 4 miteinander verbunden, indem zunächst ganzflächig eine dritte leitende Schicht, meist eine Aluminium­ legierung, abgeschieden wird, die dann über den beiden Kontakt­ löchern 7, 8 zu einer Brücke 9 strukturiert wird. Fig. 1 and 2 show a schematic representation of such an indirect connection in supervision and in cross section along the line II-II in Fig. 1. On a semiconductor substrate 1 (usually silicon) with a surface 2 there is a lower layer 3 and lei an upper conductive layer 4 to be contacted with it, which are already structured. Of course, before the lower conductive layer 3 is applied , any process steps for producing integrated circuits can have been carried out, so that 3 further layers can be arranged between the surface 2 and the lower conductive layer. Furthermore, the lower conductive layer 3 can also be a layer formed by introducing dopants into the semiconductor substrate (diffusion region). The lower and the upper conductive layers 3 , 4 are separated by a first insulating layer 5 . On the upper conductive layer 4 or on the most insulating layer 5 there are a second insulating layer 6 , which generally consists of the same material as the most insulating layer 5 . The conductive layers 3 , 4 are connected to one another via two contact holes 7 , 8 , which are etched into the second insulating layer 6 up to the upper conductive layer 4 or into the first and second insulating layers 5 , 6 up to the lower conductive layer 3 , by first depositing a third conductive layer over the entire surface, usually an aluminum alloy, which is then structured over the two contact holes 7 , 8 to form a bridge 9 .

Diese indirekten Verbindungen sind offenbar recht platzaufwendig. Bei dem Ziel, solche Verbindungen platzsparender herzustellen, sind folgende Randbedingungen zu beachten:These indirect connections are obviously quite space-consuming. With the goal of making such connections more space-saving, the following boundary conditions must be observed:

  • - Es können nur Strukturen realisiert werden, die (in Aufsicht) bestimmte Minimaldimensionen d nicht unterschreiten (sogenannte Designregel d). Beispielsweise kann ein Kontaktloch die Größe dxd nicht unterschreiten. d wird im wesentlichen durch die li­ thographische Auflösung bestimmt.- Only structures can be implemented that (under supervision) do not fall below certain minimum dimensions d (so-called Design rule d). For example, a contact hole can be the size Do not fall below dxd. d is essentially determined by the li thographic resolution determined.
  • - Zwischen zwei Schichten kann durch Justierfehler bei ihrer pho­ totechnischen Strukturierung ein Versatz auftreten, so daß Strukturkanten in diesen Schichten, die eine bestimmte gegen­ seitige Lage einnehmen müssen, mit einem gewissen Abstand a entworfen werden müssen. Beispielsweise muß eine über einem Kontaktloch verlaufende Leitbahn das Kontaktloch allseitig um einen Betrag a überlappen, falls die Leitbahn das Kontaktloch auch bei einem Justierfehler der Größe a noch vollständig be­ decken soll. Typischerweise ist mit einem Justierfehler a von bis zu einem Drittel des Minimalabstandes d zu rechnen.- Between two layers can be due to adjustment errors in their pho totechnical structuring an offset occur so that Structural edges in these layers that oppose a certain one side position, with a certain distance a have to be designed. For example, one over one Contact hole extending around the contact hole on all sides overlap an amount a if the interconnect meets the contact hole even if there is an adjustment error of size a should cover. Typically, with an adjustment error a of to calculate up to a third of the minimum distance d.

Unter Beachtung dieser Randbedingungen wird eine indirekte Ver­ bindung der in Fig. 1 und 2 gezeigten Art üblicherweise folgender­ maßen entworfen: Die Kontaktlöcher 7, 8 haben die Abmessungen dxd, der Abstand zur nächsten Leitbahn von der Brücke 9 ist d, der Abstand der Kontaktlöcher 7, 8 von der Kante der oberen lei­ tenden Schicht 4 sowie die allseitige Überlappung der Brücke 9 über die Kontaktlöcher 7, 8 ist jeweils d/3 (=a). In Fig. 1 sind die Kanten der nächstmöglichen Leitbahnen (gebildet aus der drit­ ten leitenden Schicht) durch die gestrichelten Linien 10 ange­ geben.Taking these boundary conditions into account, an indirect connection of the type shown in FIGS . 1 and 2 is usually designed as follows: the contact holes 7 , 8 have the dimensions dxd, the distance to the next interconnect from the bridge 9 is d, the distance between the contact holes 7 , 8 from the edge of the upper conductive layer 4 and the all-round overlap of the bridge 9 via the contact holes 7 , 8 is in each case d / 3 (= a). In Fig. 1, the edges of the next possible interconnects (formed from the third conductive layer) are indicated by the dashed lines 10 .

In manchen Fällen kann eine Reduzierung des Platzbedarfs dadurch erreicht werden, daß die beiden Kontaktlöcher zu einem Kontakt­ loch zusammengezogen werden, d. h. der Teil der isolierenden Schichten 5, 6 zwischen den Kontaktlöchern 7, 8 wird beim Ätzen der Kontaktlöcher mitentfernt. Ist die Kontaktfläche ein kriti­ scher Parameter, d. h. darf sie beispeilsweise aus Gründen eines genügend kleinen Übergangswiderstandes die Größe dxd nicht unter­ schreiten, muß das Kontaktloch weiterhin die leitenden Schichten 3, 4 um jeweils a+d überlappen, damit im Fall eines Justierfeh­ lers der Größe a noch die volle Kontaktfläche von dxd zur Ver­ fügung steht. In diesem Fall kann ein Platzgewinn also nicht erzielt werden. Ist dagegen das Aspektverhältnis (Tiefe des Kon­ taktloches/Durchmesser) der kritische Parameter, der eine Ver­ kleinerung der Kontaktlöcher verbietet, läßt sich der Platzbe­ darf reduzieren, wie beispielsweise in Fig. 3 und 4 gezeigt, da ein vergrößertes Kontaktloch 11 ein wesentlich günstigeres As­ pektverhältnis aufweist als die getrennten Kontaktlöcher 7, 8. Hier ist die Kontaktfläche im Fall ungünstigster Dejustierung auf 1/3 bzw. 2/3 verkleinert. Sind weder Kontaktfläche noch As­ pektverhältnis kritische Parameter, so kann man das Kontaktloch auf die durch die Lithographie vorgegebenen Abmessungen dxd ver­ kleinern. Im Fall ungünstigster Dejustierung ist dann die Kontakt­ fläche auf 1/6 verkleinert. Der Platzgewinn ist allerdings mit verringerter Prozeßsicherheit verbunden, denn die Kontaktfläche ist hier bereits beträchtlich reduziert. Der minimale Abstand zu anderen Leitbahnen beträgt weiterhin d. Wie den Fig. 2 und 4 ferner zu entnehmen ist, besteht bei den konventionellen indirek­ ten Verbindungen in Form von metallischen Brücken 9 die Gefahr eines nichtausreichenden elektrischen Kontaktes oder Zuverlässig­ keit aufgrund der bekanntermaßen geringen Kantenbedeckung der me­ tallischen Schicht, insbesondere bei Verwendung von Aluminium.In some cases, a reduction in the space requirement can be achieved by pulling the two contact holes together to form a contact hole, ie the part of the insulating layers 5 , 6 between the contact holes 7 , 8 is also removed when the contact holes are etched. If the contact area is a critical parameter, that is, for example, for reasons of a sufficiently small contact resistance, it must not fall below the size dxd, the contact hole must continue to overlap the conductive layers 3 , 4 by a + d, so that in the case of an adjustment error, the size a the full contact area of dxd is still available. In this case, a gain in space cannot be achieved. In contrast, if the aspect ratio (depth of the contact hole / diameter) is the critical parameter that prohibits a reduction in the contact holes, the space may be reduced, as shown, for example, in FIGS . 3 and 4, since an enlarged contact hole 11 is a much cheaper As pect ratio than the separate contact holes 7 , 8th Here the contact area is reduced to 1/3 or 2/3 in the case of the most unfavorable misalignment. If neither the contact area nor the aspect ratio are critical parameters, the contact hole can be reduced to the dimensions dxd specified by the lithography. In the case of the most unfavorable misalignment, the contact area is then reduced to 1/6. The gain in space is associated with reduced process reliability, since the contact area is already considerably reduced here. The minimum distance to other interconnects is still d. As can be seen further in Figs. 2 and 4, in the conventional indirek ten compounds in the form of metallic bridges 9, the risk of an inadequate electrical contact or Reliable ness because of the known low step coverage of the me-metallic layer, especially when using aluminum.

Aufgabe der vorliegenden Erfindung ist es daher, eine indirekte Verbindung zwischen einer unteren und einer oberen leitenden Schicht zu ermöglichen, die bei einem verringerten Platzbedarf einen zuverlässigen Kontakt gewährleistet.The object of the present invention is therefore an indirect Connection between a lower and an upper conductive Allow layer that takes up less space ensures reliable contact.

Diese Aufgabe wird gelöst durch eine Anordnung der oben genannten Art, die gekennzeichnet ist durch eine Kontaktzone zwischen der unteren und oberen leitenden Schicht, die das Kontaktloch im we­ sentlichen ausfüllt und die waagerechte Oberfläche der zweiten isolierenden Schicht nicht bedeckt. Weiterbildungen der Erfindung, insbesondere ein Herstellverfahren, sind Gegenstand von Unter­ ansprüchen. This object is achieved by an arrangement of the above Type that is characterized by a contact zone between the lower and upper conductive layer that the contact hole in the we and the horizontal surface of the second one insulating layer not covered. Developments of the invention, in particular a manufacturing process are the subject of sub claims.  

Die Erfindung wird im folgenden anhand von in den Zeichnungen dargestellten Ausführungsbeispielen näher erläutert. Es zeigenThe invention is described below with reference to the drawings illustrated embodiments explained in more detail. Show it

Fig. 1 und 2 eine bekannte indirekte Verbindung zwischen leiten­ den Schichten auf einem Halbleitersubstrat, Fig. 1 and 2 a known indirect connection between the lead layers on a semiconductor substrate,

Fig. 3 und 4 eine bekannte indirekte Verbindung mit reduziertem Platzbedarf, FIGS. 3 and 4 a known indirect connection with reduced space requirements,

Fig. 5 und 6 eine Ausführungsform der erfindungsgemäßen Anordnung zum Kontaktieren von leitenden Schichten, FIGS. 5 and 6, an embodiment of the inventive arrangement for contacting conductive layers,

Fig. 7 und 8 eine Ausführungsform der erfindungsgemäßen Anordnung mit reduziertem Platzbedarf, jeweils in Aufsicht und im Querschnitt durch die Mitte des Kon­ taktlochs in schematischer Darstellung. FIGS. 7 and 8, an embodiment of the inventive arrangement with a reduced space requirement, in each case in top view and in cross section through the center of the con tact hole in a schematic representation.

In allen Figuren sind gleiche Teile mit gleichen Bezugsziffern bezeichnet.In all figures, the same parts have the same reference numbers designated.

Die Fig. 5 und 6 zeigen, wie vorstehend bereits erläutert, die miteinander zu kontaktierenden leitenden Schichten 3, 4 auf dem Halbleitersubstrat 1. Ein Kontaktloch 11 ist so angeordnet, daß es sowohl einen Teil der oberen leitenden Schicht 4, als auch der - an dieser Stelle nicht von der oberen leitenden Schicht 4 überdeckten - unteren leitenden Schicht 3 freilegt, indem die darüber befindlichen Teile der isolierenden Schichten 5, 6 ent­ fernt worden sind. Der elektrische Kontakt wird durch eine Kon­ taktzone 12 hergestellt, die das Kontaktloch 11 im wesentlichen ausfüllt und die waagerechte, d. h. zur Halbleitersubstrat-Ober­ fläche 2 parallele Oberfläche 13 der zweiten isolierenden Schicht 6 nicht bedeckt. Eine solche Kontaktzone ist insbesondere durch eine sogenannte Kontaktloch-Auffüllung herstellbar. Diese Technik ist bekannt bei der Herstellung von direkten Verbindungen zwischen zwei leitenden Schichten, wobei die Kontaktzone über der einen leitenden Schicht angeordnet ist und mit der anderen leitenden Schicht überdeckt wird. Ein Material, das sich zur Kontaktloch- Auffüllung besonders gut eignet, ist in einem CVD-Verfahren her­ gestelltes Wolfram. Weitere Einzelheiten und geeignete Verfahren zur Kontaktloch-Auffüllung sind in dem Artikel von R.S.Blewer, Solid State Technology Nov. 1986 Seiten 117 bis 126 und H.Iton et al, Solid State Technology, Nov. 19B7, Seiten 83 bis 87 be­ schrieben. FIGS. 5 and 6 show, as already explained above, with each other to be contacted conductive layers 3, 4 on the semiconductor substrate 1. A contact hole 11 is arranged in such a way that it exposes both a part of the upper conductive layer 4 and the lower conductive layer 3 , which at this point is not covered by the upper conductive layer 4 , by the parts of the insulating layers 5 located above it. 6 have been removed. The electrical contact is produced by a contact zone 12 , which essentially fills the contact hole 11 and does not cover the horizontal surface 13 of the second insulating layer 6, which is parallel to the semiconductor substrate upper surface 2 . Such a contact zone can be produced in particular by so-called contact hole filling. This technique is known in the production of direct connections between two conductive layers, the contact zone being arranged above one conductive layer and being covered with the other conductive layer. A material that is particularly suitable for contact hole filling is tungsten produced in a CVD process. Further details and suitable methods for contact hole filling are described in the article by RSBlewer, Solid State Technology Nov. 1986 pages 117 to 126 and H.Iton et al, Solid State Technology, Nov. 19B7, pages 83 to 87.

Erfindungsgemäß besteht die Kontaktzone 12 nur aus dem Material der Kontaktloch-Auffüllung. Eine dritte leitende Schicht, die zu einer Brücke über dem Kontaktloch strukturiert wird, ist für die Bildung des elektrischen Kontaktes nicht notwendig. Die Kontakt­ zone 12 ist im Gegensatz zur konventionellen Brücke 9 selbstju­ stiert zum Kontaktloch 11, so daß hier kein Justierfehler mit einem entsprechenden Platzbedarf einzukalkulieren ist. An der Fig. 5 ist ein weiterer beträchtlicher Platzgewinn zu erkennen: Die Kanten benachbarter Leitbahnen (gestrichelte Linien 10), die aus der dritten leitenden Schicht gebildet werden, können im Ab­ stand a von der Kontaktlochkante verlaufen, während bei einer konventionellen Brücke (mit Metallüberdeckung über dem Kontakt­ loch 11) ein Abstand von (a+d) einzuhalten ist. Der Abstand zwi­ schen der erfindungsgemäßen Kontaktzone 12 und einer Leitbahn wird nur noch durch den Justierfehler bei der Strukturierung der dritten leitenden Schicht bestimmt (auch bei der maximal mögli­ chen Dejustierung soll die Kontaktzone 12 von den Leitbahnen isoliert sein), nicht aber vom Auflösungsvermögen, da die Kon­ taktzone 12 und die Leitbahnen in verschiedenen Schichten ange­ ordnet werden.According to the invention, the contact zone 12 consists only of the material of the contact hole filling. A third conductive layer, which is structured into a bridge over the contact hole, is not necessary for the formation of the electrical contact. In contrast to the conventional bridge 9, the contact zone 12 is self-locked to the contact hole 11 , so that no adjustment error with a corresponding space requirement is to be taken into account here. A further considerable gain in space can be seen in FIG. 5: the edges of adjacent interconnects (dashed lines 10 ), which are formed from the third conductive layer, can run at a distance from the contact hole edge, while in the case of a conventional bridge (with a metal covering) A distance of (a + d) must be maintained above the contact hole 11 ). The distance between the contact zone 12 according to the invention and an interconnect is only determined by the adjustment error in the structuring of the third conductive layer (even with the maximum possible misalignment, the contact zone 12 should be isolated from the interconnects), but not by the resolution, since the contact zone 12 and the interconnects are arranged in different layers.

Weitere Vorteile ergeben sich, wenn wie vorstehend erläutert, das Aspektverhältnis des Kontaktloches eine Verkleinerung des Kontakt­ lochs verhindert. Bei Verwendung einer Kontaktloch-Auffüllung ist das Aspektverhältnis im allgemeinen unkritisch, da auch enge und tiefe Löcher problemlos gefüllt werden. Es ist damit möglich, das Kontaktloch 11 so weit zu verkleinern, wie es die sonstigen be­ reits erläuterten Randbedingungen gestatten. Die Fig. 7 und 8 zei­ gen eine dementsprechende Ausführungsform der Erfindung mit re­ duziertem Platzbedarf, in dem die Kontaktflächen im Fall ungün­ stigster Dejustierung auf je 1/3 verkleinert sind. Further advantages result if, as explained above, the aspect ratio of the contact hole prevents the contact hole from being made smaller. When using contact hole filling, the aspect ratio is generally not critical, since even narrow and deep holes can be filled without problems. It is thus possible to reduce the contact hole 11 as much as the other boundary conditions already explained allow. FIGS. 7 and 8 zei gen a corresponding embodiment of the invention with re duziertem space in which the contact surfaces in the case ungün stigster misalignment are reduced to 1/3 each.

Ein weiterer Vorteil sind die verbesserten elektrischen Eigen­ schaften beispielsweise für den Kontaktlochwiderstand oder die Kontaktlochzuverlässigkeit eines durch eine Auffüllung hergestell­ ten Kontaktes im Vergleich zu einer konventionellen indirekten Verbindung. Ferner wird durch die Kontaktloch-Auffüllung bereits eine teilweise Planarisierung der Oberfläche erreicht, wie durch den Vergleich von Fig. 2 und Fig. 6 erkennbar ist. Dies wirkt sich auf nachfolgende Verfahrensschritte günstig aus.A further advantage is the improved electrical properties, for example for the contact hole resistance or the contact hole reliability of a contact produced by filling, compared to a conventional indirect connection. Furthermore, replenishment contact hole is already achieved a partial planarization of the surface through which, as can be seen by comparing Fig. 2 and Fig. 6. This has a favorable effect on subsequent process steps.

Die untere leitende Schicht kann auch mit mehr als einer oberen leitenden Schicht kontaktiert werden, wobei die leitenden Schich­ ten und das Kontaktloch so angeordnet werden, daß jeweils ein Teil der leitenden Schichten durch das Kontaktloch freigelegt wird.The bottom conductive layer can also have more than one top conductive layer are contacted, the conductive layer ten and the contact hole are arranged so that a Part of the conductive layers exposed through the contact hole becomes.

Das erfindungsgemäße Herstellverfahren sieht vor, auf der Ober­ fläche 2 zunächst eine untere leitende Schicht 3 abzuscheiden und entsprechend den Erfordernissen zu strukturieren (allgemein als Herstellung der unteren leitenden Schicht 3 bezeichnet) und darauf eine erste isolierende Schicht 5 aufzubringen. Anschlie­ ßend wird eine obere leitende Schicht 4 derart hergestellt, daß die untere leitende Schicht höchstens teilweise von der oberen leitenden Schicht 4 überdeckt wird. Schließlich wird eine zweite isolierende Schicht 6 auf der oberen leitenden Schicht 4 bzw. auf der ersten isolierenden Schicht 5 aufgebracht. Üblicherweise bestehen die isolierenden Schichten aus Siliziumoxid oder Sili­ ziumnitrid, wobei es vorteilhaft ist, wenn beide aus demselben Material bestehen. Mit Hilfe einer Phototechnik wird nun ein Kon­ taktloch 11 geätzt, so daß sowohl ein Teil der oberen leitenden Schicht 4 als auch der unteren leitenden Schicht 3 freigelegt werden, d. h. es wird durch die zweite Schicht 6 bzw. durch die zweite und erste isolierende Schicht 6, 5 hindurchgeätzt. Nun wird die indirekte Verbindung in Form der Kontaktzone 12 selbst­ justiert zum Kontaktloch 11 hergestellt, indem eine Kontaktloch- Auffüllung eingesetzt wird. Dabei kann das Auffüllmaterial, meist Wolfram, ganzflächig unter Auffüllung des Kontaktlochs 11 abge­ schieden und rückgeätzt werden, es kann aber auch eine selektive Abscheidung vorgenommen werden. In jedem Fall liegt nach diesem Schritt eine Kontaktzone 12 vor, die das Kontaktloch 11 im we­ sentlichen (d. h. in etwa bis zur Oberkante der zweiten isolieren­ den Schicht 6) auffüllt. Die Oberfläche 13 der zweiten isolieren­ den Schicht 6 wird nicht von dem Material der Kontaktzone 12 bedeckt.The manufacturing method according to the invention provides for first depositing a lower conductive layer 3 on the upper surface 2 and structuring it according to the requirements (generally referred to as producing the lower conductive layer 3 ) and applying a first insulating layer 5 thereon. Then an upper conductive layer 4 is produced in such a way that the lower conductive layer is at most partially covered by the upper conductive layer 4 . Finally, a second insulating layer 6 is applied to the upper conductive layer 4 or to the first insulating layer 5 . Usually the insulating layers consist of silicon oxide or silicon nitride, it being advantageous if both consist of the same material. With the help of a photo technique, a contact hole 11 is now etched so that both part of the upper conductive layer 4 and the lower conductive layer 3 are exposed, ie it is through the second layer 6 or through the second and first insulating layer 6 , 5 etched through. Now the indirect connection in the form of the contact zone 12 itself is adjusted to the contact hole 11 by using a contact hole filling. The filling material, usually tungsten, can be separated and etched back over the entire area while filling the contact hole 11 , but selective deposition can also be carried out. In any case, there is a contact zone 12 after this step, which fills the contact hole 11 essentially (ie approximately to the upper edge of the second layer 6 ). The surface 13 of the second insulating layer 6 is not covered by the material of the contact zone 12 .

Anschließend wird im allgemeinen die dritte leitende Schicht ab­ geschieden und zu Leitbahnen mit Hilfe einer Phototechnik und eines Ätzprozesses strukturiert. Dieser Ätzprozeß darf das Mate­ rial der Kontaktzone 12 nicht oder nur minimal abtragen. Besteht die Kontaktzone beispielsweise aus Wolfram, die dritte leitende Schicht aus einer Aluminiumlegierung, so ist diese Bedingung meist erfüllt oder problemlos zu erfüllen. Das Material der Kontaktzone 12 dient als Ätzstop. Es ist auch möglich, die Kontaktzone 12 nach Bedarf mit einer Leitbahn der dritten leitenden Schicht zu verbinden, indem die Leitbahn die Kontaktzone 12 an einer belie­ bigen Stelle auf einer ausreichend großen Fläche überlappt, z. B. quer über die Kontaktzone 12 hinübergeführt wird.The third conductive layer is then generally deposited and structured into interconnects using a photo technique and an etching process. This etching process may not remove the material of the contact zone 12 or only minimally. If the contact zone is made of tungsten, for example, and the third conductive layer is made of an aluminum alloy, this condition is usually met or can be met without problems. The material of the contact zone 12 serves as an etch stop. It is also possible to connect the contact zone 12 as required with an interconnect of the third conductive layer, in that the interconnect overlaps the contact zone 12 at an arbitrary point on a sufficiently large area, e.g. B. is passed across the contact zone 12 .

Vorteile des erfindungsgemäßen Verfahrens sind vor allem seine Einfachheit und seine einfache Integrationsmöglichkeit mit den üblichen Prozessen bei der Herstellung integrierter Schaltungen. Besonders interessant ist der Einsatz der Erfindung für hochin­ tegrierte DRAM-Speicher. Kontinuierliche Fortschritte beim Ent­ wurf der eigentlichen Speicherzelle führen zu immer kleineren Zellrastern (Abstand zwischen Wortleitungen oder Bitleitungen). Die anschließenden, im Zellraster periodischen Schaltungen zum Auswählen, Ansprechen und Auslesen der Zellen (Rasterschaltungen) können meist nicht im entsprechenden Maßstab verkleinert werden, da in der Speicherzelle bestimmte Spezialtechnologien wie selbst­ justierte Kontakte oder Grabenkondensatoren zum Einsatz kommen, während die umgebenden Schaltungen weitgehend konventionell ent­ worfen werden. Oft müssen dann diese Schaltungen zwei- oder mehr­ fach gestaffelt werden, um die verfügbare Periodenlänge (Abstand zwischen zwei solchen Schaltungen) an das Zellraster anzupassen. The main advantages of the method according to the invention are its Simplicity and its easy integration with the usual processes in the manufacture of integrated circuits. The use of the invention is particularly interesting for hochin tegrated DRAM memory. Continuous progress in Ent Throwing the actual memory cell lead to ever smaller ones Cell grid (distance between word lines or bit lines). The subsequent, periodic circuits in the cell grid for Selecting, addressing and reading out the cells (grid circuits) can usually not be scaled down, because in the memory cell certain special technologies like themselves adjusted contacts or trench capacitors are used, while the surrounding circuits are largely conventional will be thrown. Often these circuits then need two or more be staggered by the available period length (distance between two such circuits) to adapt to the cell grid.  

Dies ist mit einem beträchtlichen Platzverbrauch verbunden. Brückenverbindungen, auf die diese Erfindung anwendbar ist, sind in den Rasterschaltungen meist recht häufig vertreten, so daß der Einsatz der Erfindung in vielen Fällen einen deutlichen Platzgewinn erbringt.This takes up a considerable amount of space. Bridge connections to which this invention is applicable mostly represented quite often in the grid circuits, so that the use of the invention is clear in many cases Gives space.

Claims (7)

1. Anordnung zum Kontaktieren von leitenden Schichten auf einem Halbleitersubstrat (1) mit
  • - einer unteren leitenden Schicht (3),
  • - mindestens einer oberen leitenden Schicht (4), die die untere leitende Schicht (3) höchstens teilweise überdeckt und durch eine erste isolierende Schicht (5) von der unteren leitenden Schicht (3) getrennt ist,
  • - einer zweiten isolierenden Schicht (6) auf der oberen leitenden Schicht (4) und der ersten isolierenden Schicht (5),
  • - einem Kontaktloch (11), welches in der ersten (5) und der zwei­ ten isolierenden Schicht (6) so angeordnet ist, daß es einen Teil der unteren (3) und oberen leitenden Schicht (4) freilegt, gekennzeichnet durch eine Kontaktzone (12), die das Kontaktloch (11) im wesentlichen ausfüllt und die waage­ rechte Oberfläche (13) der zweiten isolierenden Schicht (6) nicht bedeckt.
1. Arrangement for contacting conductive layers on a semiconductor substrate ( 1 ) with
  • - a lower conductive layer ( 3 ),
  • - at least an upper conductive layer (4) which is at most partly covers the lower conductive layer (3) and separated by a first insulating layer (5) of the lower conductive layer (3),
  • - a second insulating layer ( 6 ) on the upper conductive layer ( 4 ) and the first insulating layer ( 5 ),
  • - A contact hole ( 11 ) which is arranged in the first ( 5 ) and the two th insulating layer ( 6 ) so that it exposes a part of the lower (3) and upper conductive layer ( 4 ), characterized by a contact zone ( 12 ), which essentially fills the contact hole ( 11 ) and does not cover the horizontal surface ( 13 ) of the second insulating layer ( 6 ).
2. Anordnung nach Anspruch 1, gekennzeichnet durch eine aus Wolfram bestehende Kontaktzone (12).2. Arrangement according to claim 1, characterized by a tungsten contact zone ( 12 ). 3. Anordnung nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, daß die erste isolierende Schicht (5) und die zweite isolierende Schicht (6) aus demselben Mate­ rial bestehen.3. Arrangement according to one of claims 1 to 2, characterized in that the first insulating layer ( 5 ) and the second insulating layer ( 6 ) consist of the same material. 4. Anordnung nach einem der Ansprüche 1 bis 3, gekenn­ zeichnet durch ein Diffusionsgebiet als untere leitende Schicht (3).4. Arrangement according to one of claims 1 to 3, characterized by a marked diffusion region as the lower conductive layer ( 3 ). 5. Verfahren zum Kontaktieren von leitenden Schichten auf einem Halbleitersubstrat mit folgenden Schritten:
  • - Herstellen einer unteren leitenden Schicht (3),
  • - Herstellen einer ersten isolierenden Schicht (5),
  • - Herstellen einer oberen leitenden Schicht (4) derart, daß die untere leitende Schicht (3) höchstens teilweise überdeckt wird,
  • - Herstellen einer zweiten isolierenden Schicht (6) auf der vor­ liegenden Oberfläche,
  • - Erzeugen eines Kontaktlochs (11) derart, daß ein Teil der un­ teren (3) und der oberen leitenden Schicht (4) freigelegt werden,
  • - Bilden einer Kontaktzone (12) durch Auffüllen des Kontaktlochs (11) mit einem leitenden Material, so daß das leitende Material das Kontaktloch (11) im wesentlichen ausfüllt und die waage­ rechte Oberfläche (13) der zweiten isolierenden Schicht (6) freiläßt.
5. Method for contacting conductive layers on a semiconductor substrate with the following steps:
  • - producing a lower conductive layer ( 3 ),
  • - producing a first insulating layer ( 5 ),
  • Producing an upper conductive layer ( 4 ) in such a way that the lower conductive layer ( 3 ) is at most partially covered,
  • Producing a second insulating layer ( 6 ) on the surface lying in front,
  • - Creating a contact hole ( 11 ) such that a part of the lower (3) and the upper conductive layer ( 4 ) are exposed,
  • - Forming a contact zone ( 12 ) by filling the contact hole ( 11 ) with a conductive material so that the conductive material essentially fills the contact hole ( 11 ) and leaves the horizontal surface ( 13 ) of the second insulating layer ( 6 ) free.
6. Verfahren nach Anspruch 5, gekennzeichnet durch eine selektive Abscheidung von Wolfram zur Auffül­ lung des Kontaktlochs (11).6. The method according to claim 5, characterized by a selective deposition of tungsten for filling the contact hole ( 11 ). 7. Verfahren nach Anspruch 5, gekennzeichnet durch eine nicht-selektive Abscheidung von Wolfram und anschließende ganzflächige Rückätzung zur Auffüllung des Kon­ taktlochs (11).7. The method according to claim 5, characterized by a non-selective deposition of tungsten and subsequent full-surface etching back to fill the contact hole ( 11 ).
DE4122362A 1991-07-05 1991-07-05 ARRANGEMENT AND METHOD FOR CONTACTING CONDUCTIVE LAYERS Withdrawn DE4122362A1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE4122362A DE4122362A1 (en) 1991-07-05 1991-07-05 ARRANGEMENT AND METHOD FOR CONTACTING CONDUCTIVE LAYERS
PCT/DE1992/000523 WO1993001618A1 (en) 1991-07-05 1992-06-25 Arrangement and process for contacting conductive layers

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE4122362A DE4122362A1 (en) 1991-07-05 1991-07-05 ARRANGEMENT AND METHOD FOR CONTACTING CONDUCTIVE LAYERS

Publications (1)

Publication Number Publication Date
DE4122362A1 true DE4122362A1 (en) 1993-01-14

Family

ID=6435555

Family Applications (1)

Application Number Title Priority Date Filing Date
DE4122362A Withdrawn DE4122362A1 (en) 1991-07-05 1991-07-05 ARRANGEMENT AND METHOD FOR CONTACTING CONDUCTIVE LAYERS

Country Status (2)

Country Link
DE (1) DE4122362A1 (en)
WO (1) WO1993001618A1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3034289A1 (en) * 2014-12-17 2016-06-22 Mayr-Melnhof Karton AG Method for producing a substrate and substrate, in particular for a package

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58213449A (en) * 1982-06-04 1983-12-12 Nec Corp Semiconductor integrated circuit device
JPS6386455A (en) * 1986-09-29 1988-04-16 Mitsubishi Electric Corp Semiconductor device
US4837051A (en) * 1986-12-19 1989-06-06 Hughes Aircraft Company Conductive plug for contacts and vias on integrated circuits
JPH02105519A (en) * 1988-10-14 1990-04-18 Nec Corp Manufacture of semiconductor integrated circuit
US4944682A (en) * 1988-10-07 1990-07-31 International Business Machines Corporation Method of forming borderless contacts

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62261156A (en) * 1986-04-30 1987-11-13 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション Method of forming conductive via route
JPS62260340A (en) * 1986-05-06 1987-11-12 Toshiba Corp Manufacture of semiconductor device
FR2656493A1 (en) * 1989-12-21 1991-06-28 Bull Sa METHOD FOR INTERCONNECTING METAL LAYERS OF THE MULTILAYERED NETWORK OF AN ELECTRONIC CARD, AND RESULTING CARD.

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58213449A (en) * 1982-06-04 1983-12-12 Nec Corp Semiconductor integrated circuit device
JPS6386455A (en) * 1986-09-29 1988-04-16 Mitsubishi Electric Corp Semiconductor device
US4837051A (en) * 1986-12-19 1989-06-06 Hughes Aircraft Company Conductive plug for contacts and vias on integrated circuits
US4944682A (en) * 1988-10-07 1990-07-31 International Business Machines Corporation Method of forming borderless contacts
JPH02105519A (en) * 1988-10-14 1990-04-18 Nec Corp Manufacture of semiconductor integrated circuit

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Kobayashi, N. et.al.: Tungsten Plug Technology Using Substitution of W for Si. In: IEEE Transactions on Electron Devices Vol. 37, No. 3, March 1990, pp 577-582 *
Patents Abstracts of Japan, E-233, 24.3.1984, Vol. 8, No. 63 & JP 58-213 449 A *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3034289A1 (en) * 2014-12-17 2016-06-22 Mayr-Melnhof Karton AG Method for producing a substrate and substrate, in particular for a package

Also Published As

Publication number Publication date
WO1993001618A1 (en) 1993-01-21

Similar Documents

Publication Publication Date Title
DE69721411T2 (en) Semiconductor device and manufacturing method therefor
DE19727232C2 (en) Analog integrated semiconductor component and method for its production
DE68923305T2 (en) Electric cables for electronic components.
DE4214391C2 (en) Semiconductor integrated circuit structure and method of manufacturing the same
DE3783404T2 (en) GUIDED ACTIVATION CONNECTIONS FOR SEMICONDUCTOR ARRANGEMENTS.
DE19834917A1 (en) Forming self-aligned vias in a semiconductor device
DE19614164A1 (en) Laminated connection on semiconductor substrate formation method for DRAM
DE4442432A1 (en) Prodn. of a capacitor for semiconductor storage device
DE69030433T2 (en) Manufacturing method for semiconductor memory
EP0152557B1 (en) Semiconductor component having metallic bump contacts and multi-layer wiring
DE4437761B4 (en) A method of forming a contact in a semiconductor device
DE69030946T2 (en) Non-volatile semiconductor memory device and method for its production
DE4125199C2 (en) Compact semiconductor memory device, method for its production and memory matrix
EP1421619B1 (en) Connecting the emitter contacts of a semiconductor device
DE19820488A1 (en) Semiconductor device produced by dry etching a narrow connection via
DE4102184C2 (en) Method of making a DRAM cell
DE19817129A1 (en) Semiconductor device has flanged contact via
DE19813741B4 (en) Semiconductor device having an upper and a lower conductor layer
DE69209939T2 (en) Elevated metal-to-metal anti-fuse structures and methods of making them
DE102006018675A1 (en) Thin-film structure and manufacturing method thereof
DE10008683B4 (en) Semiconductor device and related manufacturing method
DE19841435C2 (en) Semiconductor device with an improved lead connection structure and manufacturing method therefor
DE4122362A1 (en) ARRANGEMENT AND METHOD FOR CONTACTING CONDUCTIVE LAYERS
DE10057806B4 (en) Ferroelectric memory device and method for its production
DE4113775A1 (en) INTERLAY CONTACT STRUCTURE OF A SEMICONDUCTOR DEVICE AND METHOD FOR THEIR PRODUCTION

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8139 Disposal/non-payment of the annual fee