JPS6385930A - 信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は信号処理回路に関し、特に複数のサンプル値の
最大勾配が特定の闇値を越えるかを検知する信号処理回
路に関する。

［従来の技術］ それぞれがｍビットの複数個（ｎｉ）のサンプル値の最
大値−最小値（以下、最大勾配という）が、特定の値（
文ビット）Ｐ（以下、閾値Ｐという）以上かどうかを検
知する信号処理回路が知られている。従来のこの種の信
号処理回路においては、これらｎｘｍビット及び文ビッ
トをＲＯＭのアドレス信号として入力し、ＲＯＭの出力
により検知結果を得るように構成されていた。

［発明が解決しようとする問題点］ しかし、サンプル数が増加してアドレス信号の数が多く
なると、容量の大きい高価なＲＯＭが必要となり、また
アドレス信号をデコードして複数のＲＯＭを切り換える
ことにより、検知結果を得る構成も知られているが、こ
の方法では、ＲＯＭのアクセス時間にアドレス信号をデ
コードする時間が加算されるため、高速な検知が困難で
あった。

また閾値Ｐ（ｕビット）はアドレスに加えず、ＲＯＭか
らはサンプル値の（最大値−最小値）を出力し、しかる
後に比較回路によって出力値と閾値Ｐを比較する方法も
知られている、この方法ではＲＯＭは小規模になるが、
比較回路が必要になり、また比較による遅延のため高速
な検知が困難であった。

本発明は上記従来例に鑑みなされたもので、それぞれが
ｍビットのｎ個のサンプル値のうち、Ｎ個（Ｎ≦ｎ）の
サンプル値（Ｎｘｍビット）と閾値Ｐ（４１ビツト）を
メモリアドレスとして入力し、そのメモリにはサンプル
値の最大値と最小値の差と、閾値Ｐを比較した結果を出
力する情報を格納しておき、各ＲＯＭの論理和信号を出
力することにより、小規模なメモリと論理和手段により
比較結果が高速に検知できる信号処理回路を提供するこ
とを目的とする。

［問題点を解決するための手段］ 上記目的を達成するために本発明の信号処理回路は以下
の様な構成からなる。即ち、 ｎ個のサンプル値のそれぞれの差と所定値とを比較して
比較結果を出力する信号処理回路であって、複数のサン
プル値と前記所定値とをアドレス信号として入力し、比
較結果を２値信号で出力する複数のメモリと、前記複数
のメモリの出力の論理和を得る論理和手段とを備える。

［作用］ 以上の構成において、メモリのアドレス信号として、サ
ンプルの数（ｎ個）よりも小さいＮ個（Ｎ≦ｎ）のサン
プル値と所定値とをアドレス信号として入力し、それら
のメモリの出力の論理和を取ってサンプル値と閾値との
比較結果を求める様に動作する。

［実施例］ 以下、添付図面を参照して本発明の実施例を詳細に説明
する。

［信号処理回路の説明　（第１図〜第４図）］第１図は
本実施例の信号処理回路１００の入出力を示す図である
。

Ａ、Ｂ、Ｃ，Ｄ、Ｅはそれぞれ３ビツトからなるデジタ
ル入力信号、Ｐは閾値として入力される３ビツトのデー
タである。信号処理回路１００はこれらＡ−Ｅの値の中
で、最大の値から最小の値を引いた差の値と閾値Ｐとを
比較し、差が閾値Ｐより大きい時に信号１０１をハイレ
ベルにし、それ以外の時には信号１０１をロウレベルに
するように動作する。

第２図は入力Ａ−Ｅの各々の差を求める計算式（１）〜
（１０）を列挙した図で、これらの組合せの数は１０（
５Ｃ２−）通りとなる。信号処理回路１００はこれら計
算式（１）〜（１ｏ）のうち、１つでもその値が閾値Ｐ
よりも大となると出力信号１０１をハイレベルにするも
のである。

第３図は第１図の信号処理回路ｉｏｏの具体的な回路例
を示す図である。

２０〜２３は４０９６Ｘ１ビツト（アドレス１２ビツト
）のＲＯＭで、その内容は第４図に示されている。各Ｒ
ＯＭの１３入力には閾値Ｐが入力されていて、■０〜■
２に入力された値の差との比較が行われる。

第２図と第４図を参照するとよく解る様に、例えばＲＯ
Ｍ２０は計算式（１）（２）（５）を実行して、その差
と閾値Ｐとの比較を行い、差がＰより大きいときに信号
２５をハイレベルにする。

同様にしてＲＯＭ２１は計算式（３）（４）（１０）を
実行し、閾値Ｐと比較してＰより大きい時に信号２６を
１”として出力している。またＲＯＭ２２は計算式（６
）（７）（ｉｏ）を、ＲＯＭ２３は計算式（８）（９）
（ｔｏ）をそれぞれ実行して、その結果が閾値Ｐより大
きい時に、それぞれ信号２７．２８を“１″として出力
している。

このようにして信号２５〜２８のいずれかがハイレベル
“１”になるとＯＲ回路２４の出力がハイレベルとな゛
す、入力信号Ａ−Ｈの最大値と最小値の差が閾値Ｐより
も大きいことがわかる様になっている。

尚、第４図ではＩＯ〜Ｉ３はいずれも３ビツトの入力値
であるため、多値は“０〜７”の値をとりうる。また４
０はＲ，０Ｍ２０〜２３の１ビツトの出力を示している
。ＩＯ〜Ｉ３には第３図に示す如くサンプル信号Ａ−Ｈ
のいずれかが入力され、Ｉ３には閾値Ｐが入力される。

第４図から明らかな様に、１０〜Ｉ２のそれぞれの差の
最大値が■３の入力値よりも大きい時に各ＲＯＭより“
１”が出力されることになる。

［他の実施例　　（第５図、第６図）］前述の実施例で
は、同一構成のＲＯＭを複数個用いるようにしたが、サ
ンプル数や組み合せによってはＲＯＭ毎に入力するサン
プル信号数を変えることも有効である。例えば、サンプ
ル数がＡ。

Ｂ、Ｃ，Ｄの４個の場合には第５図に示すようにＲＯＭ
５２の構成を他のＲＯＭ５０．５１と変えて、１０．Ｉ
ｔの２個のサンプル値のみを入力する構成にしても良い
。

また前述の実施例では、各ＲＯＭの出力値をＯＲ回路２
４に入力して、論理和値として出力するようにしたが、
出力がオーブンコレクタのＲＯＭを用い、第６図の如く
それらの出力をワイヤードＯＲして出力する構成でも良
いことはもちろんである。

以上述べた如く本実施例によれば、それぞれがｍビット
のｎ個のサンプル値のうち、ｎ個（Ｎ≦ｎ）分のビット
（Ｎｘｍビット）と閾値Ｐ（見ビット）をアドレス信号
としてＲＯＭに入力し、各ＲＯＭにはＮ個のサンプル値
の最大値と最小値と閾値との比較結果を出力する情報が
格納されているという構成により、ｎ個のサンプルの全
ビット（ｎＸｍビット）をＲＯＭのアドレスとして入力
した場合に比べ、小規模なＲＯＭ構成と論理ＯＲ手段と
による簡単な構成で各サンプルの最大勾配と閾値Ｐの比
較結果を得ることができる。

また、アドレスを分けてＲＯＭを切り換えたり、閾値Ｐ
との比較回路を外部に設ける必要がないため、動作速度
を上げることができるとともに、コストダウンを図るこ
とができるという効果がある。

尚、本実施例では各サンプルは同一のビット数で構成さ
れているように説明したがこれに限定されるものでなく
、各サンプルのビット数が異なっても同様に実施できる
ことはいうまでもない。

また本実施例は像域分蔑にも適用可能である。

［発明の効果］ 以上述べた如く本発明によれば、小規模なメモリによる
閾値と最大勾配の比較結果の出力が可能となるとともに
、高速な論理演算が可能になるという効果がある。

【図面の簡単な説明】

第１図は本実施例の信号処理回路の入出力の信号図、 第２図はサンプルＡ、Ｂ、Ｃ，Ｄ、Ｅの入力に対する計
算式を表わした図、 第３図は本実施例の信号処理回路の具体例を示す図、 第４図はＲＯＭのテーブルのデータ例を示す図、 第５図はサンプル数が４の場合の他の実施例を示す図、 図中、２０〜２３・・・テーブルＲＯＭ、２４・・・Ｏ
Ｒ回路、１００・・・信号処理回路、１０１・・・出力
信号である。 特許出願人　　　キャノン株式会社 代理人　弁理士　　　大　塚　康　徳 −、テ゛。 第１図 第２図 第４図 Ｐ 第５図 第６図

Claims (2)

【特許請求の範囲】
1. （１）ｎ個のサンプル値のそれぞれの差と所定値とを比
   較して比較結果を出力する信号処理回路であつて、複数
   のサンプル値と前記所定値とをアドレス信号として入力
   し、比較結果を２値信号で出力する複数のメモリと、前
   記複数のメモリの出力の論理和を得る論理和手段とを備
   え、前記メモリのアドレス信号としてＮ個（Ｎ≦ｎ）の
   サンプル値と前記所定値とを入力するようにしたことを
   特徴とする信号処理回路。
2. （２）複数のメモリは同一の内容を有することを特徴と
   する特許請求の範囲第１項記載の信号処理回路。