JPH04312184A - 画像処理システムのエッジ検出方法及びその装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像処理システムに係
り、特に多段階線形スレショルド論理要素を用いた画像
処理システムのエッジ検出装置に関する。

【０００２】

【従来の技術】映像信号処理分野において、前処理過程
は映像で願っていない、いわゆるノイズのような要素を
除去することにより、たとえばモーションベクトルを検
出するとき正確性を図ることができて極めて重要な過程
である。

【０００３】一般に画素当たり８ビットに示される完全
解像度の映像を、画素当たり８ビットより小さいビット
に示される他の形態の映像にマッピングすることにより
計算的な負荷を減少させる方法がある。

【０００４】いくつか種類の前処理方法が提案された。 たとえば、１９９０年８月、ＩＥＥＥ　Ｔｒａｎｓａｃ
ｔｉｏｎｓ　ｏｎ　Ｃｏｎｓｕｍｅｒ　Ｅｌｅｃｔｒｏ
ｎｉｃｓ．Ｖｏｌ．３６．Ｎｏ．３　ｐｐ　５１０〜５
１９　に発表された技術は帯域フィルタリングの種類と
考え得るＢＥＲＰ（Ｂａｎｄ　Ｅｘｔｒａｃｔ　Ｒｅｐ
ｒｅｓｅｎｔｉｖｅ　Ｂａｎｄｐａｓｓ　Ｆｉｌｔｅｒ
ｉｎｇ）　法を用いる。

【０００５】ＢＥＲＰ方法はノイズのような極めて高い
空間上での周波数成分と明暗で僅かな領域のような低周
波成分を効果的にフィルタリングできる反面、いぜんＢ
ＥＲＰ映像を示すためには画素当たり２ビット以上が必
要である。

【０００６】しかし、検出されたエッジ情報は１つのピ
クセルを１ビットに表現することができる。従って、ハ
ードウェアの減少効果を奏する。

【０００７】既存のエッジを検出するための色々の方法
は次の通りである。

【０００８】第１に、映像空間での傾き（Ｇｒａｄｉｅ
ｎｔ）を用いる方法、第２に、ラプラス演算子（Ｌａｐ
ｌａｃｅａｎ）を用いる方法、第３に局部的な平均値の
差を利用する方法、第４に、予め定められたパターンと
比較する方法、第５に、ＬＯＧ（Ｌａｐｌａｃｉａｎ　
ｏｆ　Ｇａｕｓｓｉａｎ）法である。前述した第１から
第４までの方法は主な短所は映像信号内で高周波成分を
検出するのでノイズが存するとき、エッジ検出の性能が
著しく悪化する。一方、第５の方法は雑音除去効果を有
する反面、多量の雑音を除去するためには計算量が急増
する短所を有した。すなわち、ノイズ及びエッジ情報は
互いに異なる高周波数領域に存するので完璧なエッジ検
出のためにはより強力なローパスフィルタリングが必要
になり、エッジ検出するためにウィンドの大きさを大き
くしなければならない問題を抱えている。

【０００９】

【発明が解決しようとする課題】従って、本発明の目的
はウィンドの大きさを増加せずにノイズが減少できるエ
ッジ検出方法を提供することである。

【００１０】本発明の他の目的はハードウェア具現が簡
単で実時間処理が可能なエッジ検出装置を提供すること
である。

【００１１】

【課題を解決するための手段】本発明の目的を達成する
ために、本発明のエッジ検出方法は、入力される画素デ
ータを多重状態値に変換する変換段階と、前記多重状態
値と予め定められた値とをマッチングするマッチング段
階と、前記マッチングされた結果に応じて判断を行い決
定段階より構成される。

【００１２】本発明の他の目的を達成するために、本発
明のエッジ検出方法は、入力された画素データを多重状
態値に変換する変換手段と、前記多重状態値と予め定め
られたパターンとの内積を行うためのマッチング手段と
、前記内積の結果に応じて決定する決定手段より構成さ
れる。

【００１３】

【作用】請求項２〜２２記載の本発明のエッジ検出装置
を請求項１記載の本発明のエッジ検出方法に従って動作
させることによりノイズが減少でき、ハードウェア具現
が簡単で実時間処理が可能になる。

【００１４】

【実施例】以下添付した図面を参照して本発明のデータ
処理装置を説明する前にそのアリゴリズムをみれば次の
通りである。

【００１５】本発明は次の定義と論理によって説明され
得る多重状態線形スレショルド論理の線形分離性に基づ
く。２進入力の線形分離性は、〔Ｐ．Ｍ　Ｌｅｗｉｓ　
ＩＩ　ａｎｄ　Ｃ．Ｌ．Ｃｏａｔｅｓ　、　Ｔｈｒｅｓ
ｈｏｌｄ　Ｌｏｇｉｃ，　Ｊｏｈｎ　Ｗｉｌｅｙ　ａｎ
ｄ　Ｓｏｎｓ，　１９６７〕で議論されたが、多重状態
入力の線形分離性に対する定義は本発明の発明者により
最初に志した。その定義は次の通りである。

【００１６】ＰをＬ次のベクトル集合とする。Ｐでベク
トルの各成分が｛−ｊ、・・・、−１、０、１、・・・
、ｋ｝内でＭ＝ｊ＋ｋ＋１になる一つを取る。すなわち
、Ｐ＝｛Ｘ｜Ｘｉ　∈｛−ｊ，・・・，−１，０，１・
・ｋ｝，ｉ＝１，・・・，Ｌ｝そのとき、Ｐ内で互いに
異なるベクトルの数はＭＬ　になり、−ｊとｋを入力状
態の極値とする。Ｐ０　とＰ１　はＰ０　∪Ｐ１　＝Ｐ
のような二つの互いに排他的な副集合としよう。

【００１７】

【数１】

【００１８】ここで、θはスレショルド値であり、ある
ウェイトベクトルＷが与えられたとき、論理的関数Ｆは
、ＷＴ　Ｘ＞ＷＴ　Ｙ、∀Ｘ∈Ｐ１　、∀Ｙ∈Ｐ０　の
とき線形的に分離できるクラスに属する関数に定義され
る。

【００１９】多重状態線形分離性の分析は複雑な作業で
ある。しかし、提案されたエッジ検出器で使用される論
理的関数の独特なクラスは次の理論に従って線形的に分
離できることと見せられる。その理論は次の通りである
。

【００２０】ＸがＬ次の入力ベクトルであり、その構成
成分のすべてが極値であり、Ｐ１　＝｛Ｘ｝であり、Ｐ
０　＝Ｐ−｛Ｘ｝とする。すなわち、Ｐ１　＝｛Ｘ｜Ｘ
ｉ　｛−ｊ，ｋ｝，ｉ＝１，・・・、Ｌ｝であり、Ｐ０
　＝Ｐ−Ｐ１　 ここで、Ｐ、−ｊそしてｋは前記定義で与えられた。そ
のとき、入力ベクトルＸを他のベクトルから分離する線
形的に分離できる関数Ｆが存する。

【００２１】前記理論に対する証明は次の通りである。

【００２２】前記定義を使用することにより、またＷＴ
Ｘ＞ＷＴＹ、∀Ｘ∈Ｐ１　、∀Ｙ∈Ｐ０　を満たすウェ
イトベクトルＷが存することを示すことによりこの理論
を証明する。

【００２３】次いで、Ｘ∈Ｐ１　に対応するウェイトベ
クトルを考えよう。

【００２４】

【数２】

【００２５】そのとき次の不等式Ｗｉ　Ｘｉ　≧Ｗｉ　
Ｙｉ　，∀ｉ　を満たす。

【００２６】ｉ＝１，・・・，Ｌに対する前記不等式を
加えることにより、ＷＴ　Ｘ＞ＷＴ　Ｙを有する。なぜ
ならば、少なくとも１つのｉに大してはその等式が維持
できないからである。集合Ｐ−１＝｛−Ｘ｝を考えよう
。ここで、ＸとＷはそれぞれ前記式で定義されたことと
等しいのである。そのとき、ＷＴ　（−Ｘ）＜ＷＴ　Ｙ
＜ＷＴＸ，∀Ｙ∈Ｐ０　のような多重状態入力のマルチ
カテゴリ判別関数を有する。エッジ検出のための多重状
態線形スレショルド論理を使用するために連続的な画素
の値を幾つかの非連続的な状態にマッピングすべきであ
る。まず、入力状態を定義すれば次の通りである。

【００２７】与えられた画素位置でエッジを検出するた
めにｌ×ｌ局部ウィンドを用い映像の大きさがｎ＝ｎ１
　×ｎ２　と仮定しよう。

【００２８】辞典順に配列された映像でｉ番目画素値を
Ｘｉ　，ｉ＝１，・・・，ｒとしよう。また、ｒ＝ｌ×
ｌであり、Ｘｉ　により中心になる局部ウィンド内部に
辞典順に配列された映像のｊ番目画素値をＺｊ　，ｊ＝
１，・・・，ｒとしよう。そのとき、Ｚｊ　はＸｉ　に
対応する局部ウィンドに対して次のようにマッピングす
ることにより得られる。

【００２９】Ｚｊ　＝Ｘｋ　，ｊ＝１，・・・，ｒここ
で、 ｋ＝ｉ｛└（ｊ−１）／ｌ┘−└ｌ／２┘｝ｎ２　＋└
（ｊ−１）ｍｏｄ　ｌ−ｌ／２┘｝ 上記式で表示法└ｌ／２┘は結果的な分けの定数部分を
示し、ｉｍｏｄ　ｌは定数ｌにより定数ｉの除算の残り
値と同一である。一次元的配列Ｚｊが得られた後ｉ番目
画素に対応される局部平均は次の通りである。

【００３０】

【数３】

【００３１】そのとき、線形スレショルド論理にｊ番目
入力に対する状態は次の通り定義される。

【００３２】

【数４】

【００３３】ここで、εはノイズデータに対する保護係
数である。抑えられるべきノイズの量が大きければ大き
い程、εはさらに大きくなるべきである。

【００３４】次いでエッジを定義することとする。

【００３５】方向がそれぞれ０と１８０、９０と２７０
、４５と２２５、１３５と３１５度である４対の両方向
性エッジを定義する。

【００３６】第１に、右のエッジは局部ウィンド内で右
側から左側に入力状態を増加する形態に定義される。た
とえば、ｌ＝３に対して右側エッジとその対称である右
側エッジはそれぞれ次のように与えられる。

【００３７】

【数５】

【００３８】ここで、Ｘはｄｏｎ’ｔ　　ｃａｒｅ状態
を示す。

【００３９】第２に、上方と下方のエッジは次のように
与えられる。

【００４０】

【数６】

【００４１】第３に、右上と左下のエッジはそれぞれ次
のように与えられる。

【００４２】

【数７】

【００４３】最後に、左上と右下のエッジはそれぞれ次
のように与えられる。

【００４４】

【数８】

【００４５】ｌ＝５の場合は右側エッジは第１列に１、
最後の列に−１、また残りの列はｄｏｎ’ｔ　　ｃａｒ
ｅ状態になる。

【００４６】前記多重カテゴリ識別関数ＷＴ　（−Ｘ）
＜ＷＴＹ＜ＷＴ　Ｘ，∀Ｙ　∈Ｐ０　を使用することに
より、右側エッジと左側エッジは“Ｗ─”と表示された
同一のウェイトベクトルにより検出され得る。なぜなら
ば、それは極値より構成され右側エッジは反転された符
号を有する右側エッジと等しい。同様方法にて上側と下
側のエッジ、右上と左下のエッジ、左上と右下エッジは
それぞれ“Ｗ｜”、“Ｗ／”、“Ｗ＼”により検出され
る。

【００４７】前記整理により示されたように、たとえば
ｌ＝３に対して右側又は左側エッジを検出するために一
つの可能なウェイトベクトルは次の通りである。

【００４８】Ｗ─＝〔１Ｘ　　−１　　１Ｘ　　−１　
　１Ｘ　　−１〕Ｔ　 従って、残りのウェイトベクトル、すなわち、“Ｗ｜”
、“Ｗ／”と“Ｗ＼”は“Ｗ─”の要素を適切に配列す
ることにより得られる。

【００４９】他の方法としては、ＬＭＳ（Ｌｅａｓｔ−
Ｍｅａｎ−Ｓｑｕａｒｅ）アルゴリズムもウェイトベク
トルを得るために用いられる。

【００５０】前記エッジの定義を基にするとき、エッジ
は適切に得られたウェイトベクトルを有する４個の多重
状態線形スレショルド論理の出力を論理和することによ
り検出される。

【００５１】完全なエッジ検出過程は次の段階によって
説明される。

【００５２】第１に局部ウィンドｌの大きさを選択する
。

【００５３】第２に、ｉ＝１、・・・、ｎに対して次を
行う。

【００５４】１）Ｚを得る。

【００５５】２）Ｖ０　＝１に置き入力状態をＶを計算
する。

【００５６】３）内積Ｗ─Ｔ　Ｖ、Ｗ｜Ｔ　Ｖ、Ｗ／Ｔ
　Ｖ、Ｗ＼Ｔ　Ｖを計算する。

【００５７】もしそれらのうち少なくとも１つが出力ス
レショルドθより大きいか等しいか、または−θより小
さいか等しければＯＲゲートの出力は１と等しい、この
とき位置ｉでエッジがある。そうでなければ、位置ｉで
エッジがない。

【００５８】前記アルゴリズムを具現する際に、下の非
線形関数ｇ（・）が用いられる。

【００５９】

【数９】

【００６０】ここで、θはスレショルド値であり、前記
ウェイトベクトルが使用されるとき、θは６に設定され
る。マスク大きさの選択に関しては次の問題が考慮され
るべきである。マスク大きさが大きければ大きいほど、
前記アルゴリズムの２番目段階２）で局部的な平均によ
るノイズを制御しやすい。

【００６１】しかし、マクス大きさを増加させるにおい
て、２つの短所がある。一つ、０、４５、９０、１３５
、１８０、２２５、２７０、３１５度以外の他の方向に
エッジを検出しにくくなる。

【００６２】二つ、多くの入力が線形スレショルド論理
のために要求されるので多くの相互連結と計算が要求さ
れる。ｌ＝３のマスク大きさは一番小さい対称的なウィ
ンドなのでどの方向へでもエッジに敏感なウィンドであ
り、この理由に基づいて極めて効果的であろうと考えら
れる。

【００６３】図１は本発明の信号流れを示すためのフロ
ーチャートである。

【００６４】図１を使用することによりソフトウェア具
現に直接実現され得る。第１段階でインデクスｉは辞書
順に配列された画素位置を示す。第２段階でｉ番目画素
Ｘｉ　を中心に局部映像パターンの隣の画素（Ｚｊ　，
ｊ＝１，・・・，ｍ）を求める。第３段階で、Ｚｊ　は
ｉ番目画素Ｘｉ　を含む局部ウィンドの画素の集合を示
し、ｍは局部ウィンドで画素の数を示す。

【００６５】第３段階で、Ｚｊ　（ｊ＝１，・・・，ｍ
）は対応される多重状態値（Ｖｊ　，ｊ＝１，・・・，
ｍ）にマッピングされる。

【００６６】第４段階で、Ｖ＝〔Ｖｉ　，・・・，Ｖｍ
　〕Ｔ　は予め定形化されたエッジパターンＷ１　、Ｗ
２　、Ｗ３　、Ｗ４　とそれぞれ比較される。

【００６７】第５段階でもしＶが予め定形化されたエッ
ジパターンＷ１　、Ｗ２　、Ｗ３　、Ｗ４　中の少なく
ともいずれか一つと一致するとき、第６段階でｉ番目画
素Ｘｉ　はエッジと判断され、いずれのものとも一致し
ないときは第７段階でｉ番目画素Ｘｉ　はエッジでない
ことと判断される。第８段階でｉ番目画素Ｘｉ　が総画
素値でない場合は、第９段階でｉ値を１増加させ第２段
階にフィードバックして主ループを続けて行う。また、
第８段階でｉ番目画素Ｘｉ　が総画素値の場合は動作を
中止する。

【００６８】図２は本発明のエッジ検出装置の一般的な
ブロック図を示したもので、その構成と機能は次の通り
である。

【００６９】図２は次のような３個のブロックより構成
されている。

【００７０】原画像信号Ｘｉ　をウィンドを用いて辞書
順に配列された信号（Ｚ１　，・・・，Ｚｍ　）を用い
て多重状態信号（Ｖ１　，・・・，Ｖｍ　）に変換する
エンコーディングブロックと多重態信号（Ｖ１　，・・
・，Ｖｍ　）と、予め定められたエッジ形態Ｗ１　、Ｗ
２　、Ｗ３　、Ｗ４　；Ｗ─、Ｗ｜、Ｗ／、Ｗ＼との内
積をそれぞれ行うマッチングブロックと内積された値と
出力スレショルド値とを比較し、比較された結果を論理
和して原画像データＸｉ　がエッジであるか否かを判断
する決定ブロックより構成されている。

【００７１】前記３個のブロックは次のような機能を行
う。

【００７２】原画像の任意の画素Ｘｉ　を処理するため
に周辺画素の相関関係によるエッジ与否を決定するため
にウィンドの概念が必要になる。それでエンコーディン
グブロックはこの隣の画素を一次元的に配列（Ｚ１　，
Ｚ２　，・・・，Ｚｍ　）して線形的な明度を有するデ
ータを平均値を求めて隣の画素（Ｚ１　，Ｚ２　，・・
・，Ｚｍ）を対応される多重状態値（Ｖ１　，Ｖ２　，
・・・，Ｖｍ　）に変換する。もしＶｊ　がＭ（Ｍ＞２
）個の状態を有すると、Ｖｊ　を示すために┌ｌｏｇ２
　Ｍ┐が要求される。表示法┌ｌｏｇ２　Ｍ┐はもしＭ
が２の倍数であればｌｏｇ２　Ｍを示し、そうでなけれ
ば（ｌｏｇ２　Ｍ＋１）の定数部分を示す。ここで平均
値を雑音除去効果のあるパラメータであるεという要素
を挿入して各画素平均値＋εより大きい範囲、平均値−
εより小さい範囲、またその間の範囲に対応する平均値
＋εと平均値−εとの間の値を有する３個のレベルを設
定して各画素を対応レベルの値にコード変換する。ここ
で、εの値により雑音の減少が目立つ。

【００７３】マッチングブロックは変換された映像信号
と４個の予め定められたエッジ形態ベクトルとのマッチ
ング与否を出力する。すなわち、マッチングブロックは
水平，垂直及び左右対角線方向に対して予想される４種
類の予め定形化された各エッジパターンＷ１　、Ｗ２　
、Ｗ３　、Ｗ４　とコード変換された映像データＶ１　
，Ｖ２　，・・・，Ｖｍ　；Ｖの内積演算をする。ここ
でＷ１　Ｔ　Ｖは水平方向エッジ形態ベクトルデータＷ
１　と映像データＶ１　，Ｖ２　，・・・，Ｖｍ　；Ｖ
の内積を示す。４種類の内積演算を一括処理して画像処
理の基本となる実時間具現が可能である。

【００７４】決定ブロックは内積（Ｗ１　Ｔ　・Ｖ，Ｗ
２　Ｔ　・Ｖ，Ｗ３　Ｔ　・Ｖ，Ｗ４　Ｔ　・Ｖ）の各
出力値と与えられた常数を比較し、出力値のうち少なく
とも一つが与えられた常数より大きいときエッジと判断
する機能を行う。 そして内積の出力値と比較する与えられた常数はマイコ
ン等でユーザーにより調整できる。

【００７５】図３は本発明の実施例のエッジ検出装置を
示したもので、その構成と機能は次の通りである。

【００７６】エンコーディング手段は入力された映像信
号の１水平走査期間遅延された信号を出力するための第
１遅延素子１０と、２水平走査期間遅延された信号を出
力するための第１遅延素子１０に直列連結された第２遅
延素子２０と、入力端と第１遅延素子１０の出力端と第
２遅延素子２０の出力端に連結され３×３ウィンド内の
９個の画素データを貯蔵するための３×３ウィンド３０
と、３×３ウィンド内の中心画素データを除いた８個の
画素データの平均値を求めるための平均値計算回路４０
と、平均値と与えられたスレショルド値εで３個のレベ
ルより区分し中心画素値を除いた８個の画素データを３
個のレベルに該当するコードに変換する３状態エンコー
ダ回路５０より構成されている。

【００７７】マッチング手段は各予想エッジパターンＷ
１　、Ｗ２、Ｗ３　、Ｗ４　と３状態エンコーダ回路５
０の出力との内積をする内積回路６０，６１，６２，６
３より構成されている。

【００７８】決定手段は各内積回路６０，６１，６２，
６３の出力と与えられた定数とを比較してマッチング信
号を出力するための比較回路７０，７１，７２，７３と
各比較回路７０，７１，７２，７３の出力を論理和する
ＯＲゲート８０より構成されている。

【００７９】図４はエンコーディング手段の実施例を示
したものである。

【００８０】３×３ウィンド３０は８ビットより表現さ
れた順次に走査されたディジタル映像信号を入力するた
めに入力端に直列連結され、８個の並列連結されたＤフ
リップフロップよりなる３個のレジスタ９０，９１，９
２と第１遅延素子１０の出力信号を入力するために第１
遅延素子１０の出力端に連結され、８個の並列連結され
たＤフリップフロップよりなる３個のレジスタ１００，
１０１，１０２と第２遅延素子２０の出力信号を入力す
るために第２遅延素子の出力端に直列連結され、８個の
並列連結されたＤフリップフロップよりなる３個のレジ
スタ１１０，１１１，１１２よりなり３×３ウィンド３
０内の９個の画素データを貯蔵する。そして、実際的な
平均値計算回路１２０は中心画素データが貯蔵されたレ
ジスタ１０１の出力信号を除いたレジスタ９０，９１，
９２，１００，１０２，１１０，１１１，１１２の出力
信号を入力して２つずつ加えるための加算器１２１，１
２２，１２３，１２４と加算器１２１，１２２，１２３
，１２４の出力信号から最下位ビットＬＳＢを捨てた後
に残される信号を２つずつ加えるための加算器１３０，
１３１と、加算器１３０，１３１の出力信号から最下位
ビットＬＳＢを捨てた後残された信号を加え、その出力
信号の最下位１ビットを捨てた後残された信号を出力す
るための加算器１４０より構成される。８個の出力信号
レジスタ９０，９１，９２，１００，１０２，１１０，
１１１，１１２の出力信号と加算器１４０の出力信号は
レジスタに貯蔵される。

【００８１】すなわち、平均値計算回路１２０は次によ
り平均値を計算する。レジスタ９０，９１，９２，１０
０，１０２，１１０，１１１，１１２の出力がＺ１　，
Ｚ２　，Ｚ３　，Ｚ４　，Ｚ５　，Ｚ６　，Ｚ７　，Ｚ
８　，Ｚ９　とするとき、中心画素Ｚ５　を除いた２つ
ずつのデータを加えた値をＡ，Ｂ，Ｃ，Ｄとすれば、Ａ
＝Ｚ１　＋Ｚ２　　　Ｂ＝Ｚ３　＋Ｚ４　　　Ｃ＝Ｚ６
　＋Ｚ７　　　Ｄ＝Ｚ８　＋Ｚ９　になる。ここで、値
Ａ，Ｂ，Ｃ，ＤのＬＳＢ１ビットを捨てた値をＥ，Ｆ，
Ｇ，Ｈとすれば、Ｅ＝Ａ／２＝（Ｚ１　＋Ｚ２　）／２
，　　Ｆ＝Ｂ／２＝（Ｚ３　＋Ｚ４　）／２，Ｇ＝Ｃ／
２＝（Ｚ６　＋Ｚ７　）／２，　　Ｈ＝Ｄ／２＝（Ｚ８
　＋Ｚ９　）／２になる。また、Ｅ，Ｆ，Ｇ，Ｈをそれ
ぞれ二つずつ加算した値をＩ，Ｊとすれば、Ｉ＝Ｅ＋Ｆ
＝（Ｚ１　＋Ｚ２　＋Ｚ３　＋Ｚ４　）／２，Ｊ＝Ｇ＋
Ｆ＝（Ｚ６　＋Ｚ７　＋Ｚ８　＋Ｚ９　）／２になる。 ここでＬＳＢ１ビットを捨てた値をＫ，Ｌとすれば、Ｋ
＝（Ｅ＋Ｆ）／２＝（Ｚ１　＋Ｚ２　＋Ｚ３　＋Ｚ４　
）／４，Ｌ＝（Ｇ＋Ｈ）／２＝（Ｚ６　＋Ｚ７　＋Ｚ８
　＋Ｚ９　）／４になる。そしてＫ，Ｌを加えてＬＳＢ
１ビットを捨てた値が平均値Ｍとすれば、Ｍ＝（Ｋ＋Ｌ
）／２＝（Ｚ１＋Ｚ２＋Ｚ３＋Ｚ４＋Ｚ６＋Ｚ７＋Ｚ８
＋Ｚ９）／８になる。求められた平均値は正確な平均値
ではない。しかし、正確な平均値と求められた平均値と
の差が結果的なエッジの質に影響を及ぼさない。

【００８２】何故ならば、平均値が次の段階の３状態エ
ンコーディングのために使われるからである。

【００８３】そして３状態エンコーダ１５０は平均値Ｍ
と雑音除去効果のあるパラメータであるεを加算してＭ
＋ε値を出力する加算器１６０、平均値Ｍとパラメータ
−εとを加えて値Ｍ−εを出力するための加算器１６１
と、中心画素データＺ５　を除いた各画素データＺ１　
，Ｚ２　，・・・Ｚ９　値をＭ＋ε値と比較するための
比較器１７０と、中心画素データＺ５　を除いた各画素
データ（Ｚ１　，Ｚ２　・・・，Ｚ９　）の値とＭ−ε
を比較するための比較器１７１、前記比較器１７０の上
位ビット信号Ｖ１１，Ｖ２１，・・・，Ｖ９１を出力す
るためのインバータ１８０と、前記比較器１７１の出力
信号と３状態信号の下位ビット信号Ｖ１０，Ｖ２０，・
・・，Ｖ９０をそれぞれ論理和するためのＯＲゲート１
９０より構成されている。

【００８４】すなわち、３状態エンコーダ１５０は入力
される画素データがＭ−εより小さい値の場合は値１１
をデータ力し、Ｍ−εより大きいか等しくＭ＋εより小
さいか等しい値の場合は００を、Ｍ＋εより大きい値の
場合は０１を出力することになる。ここで、上位ビット
信号を符号ビット、下位ビット信号を大きさビットとす
るとき、１１、００、０１はそれぞれ３状態−１，０，
１を示す。

【００８５】図５は４個の予め定形化されたエッジパタ
ーンＷ１　，Ｗ２　，Ｗ３　，Ｗ４　を示したものであ
る。

【００８６】図６Ａ，図６Ｂ，図７Ｃ，図７Ｄは本発明
のマッチング手段の内積を行うための回路を示した定形
化された４個エッジパターンＷ１　，Ｗ２　，Ｗ３　，
Ｗ４　データの２の補数値と入力画素データの３状態に
変換された値Ｖ１１，Ｖ１０，Ｖ２１，Ｖ２０，・・・
，Ｖ９１，Ｖ９０の内積を行うことになる。

【００８７】図８はその内積のための真理表を示したも
のである。

【００８８】図９は内積を求めるためのカルノー図（Ｋ
ａｒｎａｕｇｈ’ｓ　ｍａｐ）及び特性方程式を示した
ものである。

【００８９】図９に示した式は次の通りである。

【００９０】

【数１０】

【００９１】前記式は４個の定形化されたエッジパター
ンの性質を用いてさらに簡略化され得る。

【００９２】第１に、Ｗｊ１＝Ｗｊ０＝１の場合は、

【
００９３】

【数１１】

【００９４】のようになる。

【００９５】第２にＷｊ１＝Ｗｊ０＝０の場合は、Ｕｊ
１（ＭＳＢ）＝Ｕｊ０（ＬＳＢ）＝０である。すなわち
、内積出力は映像データに拘らず常に０なのでエッジ結
果に影響を与えない。

【００９６】第３にＷｊ１＝０，Ｗｊ０＝１の場合は、
Ｕｊ１（ＭＳＢ）＝Ｖｊ１ Ｕｊ０（ＬＳＢ）＝Ｖｊ０ のようになる。

【００９７】結局、ハードウェアを具現する場合、４個
の定形化されたエッジパターンは暗示的にのみ存し、３
状態値のみ内積の出力に影響を与えるように構成される
。

【００９８】このように得られた各内積の出力は−１、
０、１値に示され２ビット表現され、３×３ウィンドの
９個の画素データ中でウェイト値が０である画素は除い
て残りの６画素に対してのみハードウェア具現時考慮す
る。

【００９９】各定形化されたエッジパターンのウェイト
値と３状態値の内積回路を具現してみれば次の通りであ
る。

【０１００】第１にＷ１　・Ｖのマッチング回路はそれ
ぞれ

【０１０１】

【数１２】

【０１０２】を出力する。

【０１０３】第２にＷ２　・Ｖのマッチング回路はそれ
ぞれ

【０１０４】

【数１３】

【０１０５】を出力する。

【０１０６】第３にＷ３　・Ｖのマッチング回路はそれ
ぞれ

【０１０７】

【数１４】

【０１０８】を出力する。

【０１０９】第４にＷ４　・Ｖのマッチング回路はそれ
ぞれ

【０１１０】

【数１５】

【０１１１】を出力する。

【０１１２】前記論理式は図６Ａ，図６Ｂ，図７Ｃ，図
７Ｄに示したようにインバータ２００とＡＮＤゲート２
１０を使用することにより具現される。次いで、対応す
るマッチング回路でＡＮＤゲート２１０の出力とインバ
ータ２００の出力は内積のために加えられる。ここで、
加算は加算器２２０を使い絶対値回路２３０を付加する
ことにより具現される。絶対値回路２３０の付加はＡＮ
Ｄゲート２１０の出力が２の補数で表現されるので加算
の最終結果が負の値の場合に等しいエッジ結果を得るた
めに行われる。また、ＡＮＤゲート２１０の出力とイン
バータ２００の出力の加算は符号拡張法を使用する。絶
対値を得るための図６Ａ，図６Ｂ，図７Ｃ，図７Ｄに示
した絶対値回路２３０は図１０に更に詳しく示されてい
る。

【０１１３】図１０において、４ビットの入力データを
Ａ３　Ａ２Ａ１　Ａ０　とし、出力をＢ２　Ｂ１　Ｂ０
　としよう。 絶対値回路２３０は入力データＡ１　とＡ０　を論理和
するＯＲゲート２４０と前記ＯＲゲートの出力信号と入
力データＡ３　のすべてが“１”の場合にのみ“０”を
出力するためのＮＡＮＤゲート２５０と、入力データＡ
３　とＡ０　のすべてが“１”の場合にのみ“０”を出
力するためのＮＡＮＤゲート２６０と、入力データＡ２
　と前記ＮＡＮＤゲート２５０の出力が相違の場合に“
１”を出力するためのＥＸＮＯＲゲート２７０と、入力
データＡ１　と前記ＮＡＮＤゲート２６０の出力が相違
の場合に“１”を出力するためのＥＸＮＯＲゲート２８
０より構成されている。それで、前記ＥＸＮＯＲゲート
２７０、ＥＸＮＯＲゲート２８０、入力データＡ０　の
出力値がそれぞれ絶対値回路２３０の出力Ｂ２　Ｂ１　
Ｂ０　値になる。

【０１１４】図１１は決定手段の具体的な実施例の回路
を示したものである。決定手段は前記絶対値回路２３０
の出力信号ｏｕｔ１，ｏｕｔ２，ｏｕｔ３，ｏｕｔ４と
エッジを示すスレショルド値１１０を入力する４個の比
較器２９０と前記４個の比較器２９０の出力信号をそれ
ぞれ２つずつ論理和する２つのＯＲゲート３００と、前
記２つのＯＲゲートの出力信号を論理和するＯＲゲート
３１０より構成されている。そして、もし出力信号ｏｕ
ｔ１，ｏｕｔ２，ｏｕｔ３，ｏｕｔ４のうち少なくとも
１つ以上が６以上の値を示す場合にＯＲゲート３１０の
出力は“１”になりエッジと判断される。

【０１１５】図１２は本発明のエッジ検出回路の動作を
説明するための実施例の動作タイニング図である。

【０１１６】任意的に３×３ウィンド９０，９１，９２
，１００，１０１，１０２，１１０，１１１，１１２に
それぞれ図１１に示した入力映像データが貯蔵されてい
たとしよう。ここでεの値は１０とした。そして、３状
態の値Ｖ１　，Ｖ２　，Ｖ３　，Ｖ４　，Ｖ５　，Ｖ６
　，Ｖ７　，Ｖ８　，Ｖ９　が図１１に示されている。 ここで点線で表示した部分のデータが予め整形化された
エッジパターンと一致することが分かる。すなわち、１
番目点線で表示した部分はＷ１、２番目点線で表示した
部分はＷ２　とそれぞれ一致することが分かる。従って
、出力信号ｏｕｔ１，ｏｕｔ２の少なくとも１つが“１
”のとき出力信号（ｅｄｇｅ）が　　“１”になる。

【０１１７】

【発明の効果】以上述べたように、本発明のエッジ検出
装置は次のような利点を有する。

【０１１８】第１に、多重状態エンコーディング方法で
ノイズ除去効果のあるパラメータを使用することにより
付加的なローパスフィルタを使用せずノイズが大幅に減
少できる。

【０１１９】第２に、最小の２次元対称的なウィンドで
ある３×３局部ウィンドを使用することによりハードウ
ェア減少効果を極大化し演算時間を最小化する。

【０１２０】第３に、色々の線形スレショルド論理を同
時に使用することにより多段階線形スレショルド論理の
方向変化に無関係の特性が利用できる。

【図面の簡単な説明】

【図１】　　本発明の画像処理システムのエッジ検出装
置の信号の流れを示す流れ図である。

【図２】　　本発明の一般的なエッジ検出装置を示すブ
ロック図である。

【図３】　　本発明の一実施例のエッジ検出装置を示す
ブロック図である。

【図４】　　本発明のエンコーディング回路の一実施例
を示すブロック図である。

【図５】　　本発明の整形化されたエッジパターンを示
したものである。

【図６】　　Ａは本発明のマッチング回路Ｗ１　・Ｖの
演算を行うための内積回路図である。Ｂは本発明のマッ
チング回路Ｗ２　・Ｖの演算を行うための内積回路図で
ある。

【図７】　　Ｃは本発明のマッチング回路Ｗ３　・Ｖの
演算を行うための内積回路図である。Ｄは本発明のマッ
チング回路Ｗ４　・Ｖの演算を行うための内積回路図で
ある。

【図８】　　本発明のマッチング回路の内積のための真
理表である。

【図９】　　本発明のエッジ検出装置における内積を求
めるためのカルノー図及び特性方程式を示したものであ
る。

【図１０】　　本発明のマッチング回路の絶対値回路の
論理回路図を示したものである。

【図１１】　　本発明の決定回路の論理回路図を示した
ものである。

【図１２】　　本発明のエッジ検出動作を説明するため
の動作タイミング図である。

【符号の説明】

Claims (22)

【特許請求の範囲】
1. 【請求項１】　　入力される画素データを多重状態値に
   変換する変換段階と、前記多重状態値と予め定められた
   値とをマッチングするマッチング段階と、前記マッチン
   グされた結果に応じて判断を行う決定段階を備えること
   を特徴とする画像処理システムのエッジ検出方法。
2. 【請求項２】　　入力された画素データを多重状態値に
   変換する変換手段と、前記多重状態値を予め定められた
   値とをマッチングするマッチング手段と、前記マッチン
   グされた結果に応じて判断を行う決定手段を備えたこと
   を特徴とする画像処理システムのエッジ検出装置。
3. 【請求項３】　　前記変換手段が画素データを貯蔵する
   ための貯蔵手段を更に具備したことを特徴とする請求項
   ２記載の画像処理システムのエッジ検出装置。
4. 【請求項４】　　前記貯蔵手段はｌ×ｌ個のデータを貯
   蔵することを特徴とする請求項３記載の画像処理システ
   ムのエッジ検出装置。
5. 【請求項５】　　前記変換手段はｌ×ｌ個のデータの平
   均値を計算する平均値計算回路と、前記平均値と任意の
   常数を用いて、前記ｌ×ｌ個のデータを多重状態値に変
   換するマッピング回路を具備したことを特徴とする請求
   項４記載の画像処理システムのエッジ検出装置。
6. 【請求項６】　　前記任意の常数はノイズを制御するパ
   ラメータであることを特徴とする請求項５記載の画像処
   理システムのエッジ検出装置。
7. 【請求項７】　　前記ｌ値が３であることを特徴とする
   請求項６記載の画像処理システムのエッジ検出装置。
8. 【請求項８】　　前記貯蔵手段は前記入力された画素デ
   ータを１水平ライン遅延させるための第１遅延素子と、
   前記第１遅延素子に直列に連結され前記入力される画素
   データを２水平ライン遅延させるための第２遅延素子と
   、前記入力される画素データを入力するために入力端子
   に直列に連結された第１の３個組レジスタと、前記１水
   平ライン遅延された信号を入力するために前記第１遅延
   素子に直列に連結された第２の３個組レジスタと、前記
   ２水平ライン遅延された信号を入力するために前記第２
   遅延素子に直列に連結された第３の３個組レジスタより
   構成されたことを特徴とする請求項７記載の画像処理シ
   ステムのエッジ検出装置。
9. 【請求項９】　　前記第１，第２，第３レジスタはそれ
   ぞれ複数のＤフリップフロップより構成されたことを特
   徴とする請求項８記載の画像処理システムのエッジ検出
   装置。
10. 【請求項１０】　　前記平均値計算回路は中心画素デー
    タを有する前記第２レジスタ中の一つを除いた前記第１
    ，第２，第３レジスタの４対の出力信号を加えるための
    第１の４個組の加算器と、前記第１の４個組加算器の出
    力の最下位１ビットを捨てた値をそれぞれ２個ずつ加算
    する第２の２個組加算器と、前記第２の２個組加算器の
    出力の最下位１ビットを捨てた値を加算し、この加算さ
    れた信号の最下位１ビットを捨てた値を出力する第３加
    算器より構成されたことを特徴とする請求項９記載の画
    像処理システムのエッジ検出装置。
11. 【請求項１１】　　前記マッピング回路は前記入力され
    た画素データを３状態の値に変換することを特徴とする
    請求項１０記載の画像処理システムのエッジ検出装置。
12. 【請求項１２】　　前記３状態の値は２の補数表現でそ
    れぞれ１１，０１，００であることを特徴とする請求項
    １１記載の画像処理システムのエッジ検出装置。
13. 【請求項１３】　　前記マッピング回路は前記第３加算
    器の出力信号と前記任意の常数を加算する第４加算器と
    、前記第３加算器の出力信号と前記任意の常数の負の値
    を加算する第５加算器と、前記中心画素データを除いた
    ８個の画素データと前記第４加算器の出力信号をそれぞ
    れ比較する第１の８個組比較回路と、前記８個の画素デ
    ータと前記第５加算器の出力信号をそれぞれ比較する第
    ２の８個組比較回路と、前記第１比較回路の出力信号を
    それぞれ反転し、前記３状態値の上位ビット信号をそれ
    ぞれ出力する８個のインバータと前記８個のインバータ
    の出力信号と前記第２の８個組比較回路の出力信号を論
    理和し、前記３状態値の下位ビット信号をそれぞれ出力
    する８個のＯＲゲートより構成されることを特徴とする
    請求項１２記載の画像処理システムのエッジ検出装置。
14. 【請求項１４】　　前記マッチング手段は前記３状態値
    と前記予め定められた４個のエッジパターンの内積を行
    うことを特徴とする請求項１３記載の画像処理システム
    のエッジ検出装置。
15. 【請求項１５】　　前記予め定められた４個のエッジパ
    ターンは３×３行列よりなることを特徴とする請求項１
    ３記載の画像処理システムのエッジ検出装置。
16. 【請求項１６】　　前記予め定められた４個のエッジパ
    ターンは第１列が−１の値、第２列が０の値、第３列が
    １の値を有する第１パターンと、第１行が−１の値、第
    ２行が０の値、第３行が１の値を有する第２パターンと
    、第１行が−１，−１，０の値、第２行が−１，０，１
    の値、第３行が０，１，１の値を有する第３パターンと
    、第１行が０，−１，−１の値、第２行が１，０，−１
    の値、第３行が１，１，０の値を有する第４パターンを
    具備したことを特徴とする請求項１５記載の画像処理シ
    ステムのエッジ検出装置。
17. 【請求項１７】　　前記３状態値と前記第１パターンの
    前記内積回路は前記３状態値の第１，第４，第７値の上
    位ビットをそれぞれ反転するための３個のインバータと
    、前記３状態値の第１，第４，第７値の下位ビットと前
    記３個のインバータの出力信号を論理的に掛けるための
    ３個のＡＮＤゲートと、符号拡張により前記３状態値の
    第３，第６，第９値と前記３個のＡＮＤゲートの出力信
    号を加えるための第８の５個組加算器と、前記第８の５
    個組加算器の最後の出力信号が陰の値のとき絶対値を得
    るための絶対値回路を具備したことを特徴とする請求項
    １６記載の画像処理システムのエッジ検出装置。
18. 【請求項１８】　　前記３状態値と前記第２パターンの
    前記内積回路は前記３状態値の第１，第２，第３値の上
    位ビットをそれぞれ反転するための３個のインバータと
    、前記３状態値の第１，第２，第３値の下位ビットと前
    記３個のインバータの出力信号を論理的にかけるための
    ３個のＡＮＤゲートと、符号拡張により前記３個のＡＮ
    Ｄゲートの出力信号と前記３状態値の第７，第８，第９
    値を加えるための第９の５個組加算器と、前記第９の５
    個組加算器の最終出力信号が陰の値のとき絶対値を得る
    ための絶対値回路を具備したことを特徴とする請求項１
    ７記載の画像処理システムのエッジ検出装置。
19. 【請求項１９】　　前記３状態値と前記第３パターンの
    前記内積回路は前記３状態値の第１，第２，第４値の上
    位ビットをそれぞれ反転するための３個のインバータと
    、前記３状態値の第１，第２，第４値の下位ビットと前
    記３個のインバータの出力信号を論理的にかけるための
    ３個のＡＮＤゲートと、符号拡張により前記３状態値の
    第６，第８，第９値と前記３個のＡＮＤゲートの出力信
    号を加えるための第１０の５個組加算器と、前記第１０
    の５個組加算器の最終出力信号が陰の値のとき絶対値を
    得るための絶対値回路を具備したことを特徴とする請求
    項１８記載の画像処理システムのエッジ検出装置。
20. 【請求項２０】　　前記３状態値と前記第４パターンの
    前記内積回路は前記３状態値の第２，第３，第６値の上
    位ビットをそれぞれ反転するための３個のインバータと
    、前記３状態値の第２，第３，第６値の下位ビットと前
    記３個のインバータの出力信号を論理的にかけるための
    ３個のＡＮＤゲートと、符号拡張により前記３状態値の
    第４，第７，第８値と前記３個のＡＮＤゲートの出力信
    号を加えるための第１１の５個組加算器と、前記第１１
    の５個組加算器の最終出力信号が陰の値のとき絶対値を
    得るための絶対値回路を具備したことを特徴とする請求
    項１９記載の画像処理システムのエッジ検出装置。
21. 【請求項２１】　　前記絶対値回路は入力される４ビッ
    ト信号の下位２ビットを論理和するＯＲゲートと前記Ｏ
    Ｒゲートの出力信号と前記４ビットのうち最上位ビット
    を入力する第１ＮＡＮＤゲートと前記入力された４ビッ
    トのうち最上位ビットと最下位ビットを入力する第２Ｎ
    ＡＮＤゲートと前記入力された４ビットのうち上位から
    ２番目ビット信号と前記第１ＮＡＮＤの出力信号を入力
    する第１ＥＸＮＯＲゲートと前記４ビットのうち下位か
    ら２番目ビット信号と前記第２ＮＡＮＤゲートの出力信
    号を入力する第２ＥＸＮＯＲゲートより構成され前記第
    １ＥＸＮＯＲゲートの出力が絶対値最上位ビットであり
    、前記第２ＥＸＮＯＲゲートの出力が絶対値中のビット
    であり、前記第８加算器の最下位ビット信号が絶対値の
    最下位ビットであることを特徴とする請求項２０記載の
    画像処理システムのエッジ検出装置。
22. 【請求項２２】　　前記決定手段は前記４個の絶対値回
    路の出力信号と与えられたスレショルド値をそれぞれ入
    力する第３の４個比較回路と前記第３の４個組比較回路
    の出力信号の２個ずつを論理和する２個のＯＲゲートと
    前記２個のＯＲゲートの出力信号を論理和するＯＲゲー
    トより構成されることを特徴とする請求項２１記載の画
    像処理システムのエッジ検出装置。