JP2977969B2 - 画像処理システムのエッジ検出方法及びその装置 - Google Patents
画像処理システムのエッジ検出方法及びその装置Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N17/00—Diagnosis, testing or measuring for television systems or their details
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T5/00—Image enhancement or restoration
- G06T5/20—Image enhancement or restoration using local operators
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
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Description
【0001】
【産業上の利用分野】本発明は、画像処理システムに係
り、特に多段階線形スレショルド論理要素を用いた画像
処理システムのエッジ検出装置に関する。
り、特に多段階線形スレショルド論理要素を用いた画像
処理システムのエッジ検出装置に関する。
【0002】
【従来の技術】映像信号処理分野において、前処理過程
は映像で願っていない、いわゆるノイズのような要素を
除去することにより、たとえばモーションベクトルを検
出するとき正確性を図ることができて極めて重要な過程
である。
は映像で願っていない、いわゆるノイズのような要素を
除去することにより、たとえばモーションベクトルを検
出するとき正確性を図ることができて極めて重要な過程
である。
【0003】一般に画素当たり8ビットに示される完全
解像度の映像を、画素当たり8ビットより小さいビット
に示される他の形態の映像にマッピングすることにより
計算的な負荷を減少させる方法がある。
解像度の映像を、画素当たり8ビットより小さいビット
に示される他の形態の映像にマッピングすることにより
計算的な負荷を減少させる方法がある。
【0004】いくつか種類の前処理方法が提案された。
たとえば、1990年8月、IEEE Transactions on
Consumer Electronics.Vol.36.No.3 pp 510〜519 に発
表された技術は帯域フィルタリングの種類と考え得るB
ERP(Band Extract Representive Bandpass Filteri
ng) 法を用いる。
たとえば、1990年8月、IEEE Transactions on
Consumer Electronics.Vol.36.No.3 pp 510〜519 に発
表された技術は帯域フィルタリングの種類と考え得るB
ERP(Band Extract Representive Bandpass Filteri
ng) 法を用いる。
【0005】BERP方法はノイズのような極めて高い
空間上での周波数成分と明暗で僅かな領域のような低周
波成分を効果的にフィルタリングできる反面、いぜんB
ERP映像を示すためには画素当たり2ビット以上が必
要である。
空間上での周波数成分と明暗で僅かな領域のような低周
波成分を効果的にフィルタリングできる反面、いぜんB
ERP映像を示すためには画素当たり2ビット以上が必
要である。
【0006】しかし、検出されたエッジ情報は1つのピ
クセルを1ビットに表現することができる。従って、ハ
ードウェアの減少効果を奏する。
クセルを1ビットに表現することができる。従って、ハ
ードウェアの減少効果を奏する。
【0007】既存のエッジを検出するための色々の方法
は次の通りである。
は次の通りである。
【0008】第1に、映像空間での傾き(Gradient)を
用いる方法、第2に、ラプラス演算子(Laplacean)を用
いる方法、第3に局部的な平均値の差を利用する方法、
第4に、予め定められたパターンと比較する方法、第5
に、LOG(Laplacian of Gaussian)法である。前述し
た第1から第4までの方法は主な短所は映像信号内で高
周波成分を検出するのでノイズが存するとき、エッジ検
出の性能が著しく悪化する。一方、第5の方法は雑音除
去効果を有する反面、多量の雑音を除去するためには計
算量が急増する短所を有した。すなわち、ノイズ及びエ
ッジ情報は互いに異なる高周波数領域に存するので完璧
なエッジ検出のためにはより強力なローパスフィルタリ
ングが必要になり、エッジ検出するためにウィンドの大
きさを大きくしなければならない問題を抱えている。
用いる方法、第2に、ラプラス演算子(Laplacean)を用
いる方法、第3に局部的な平均値の差を利用する方法、
第4に、予め定められたパターンと比較する方法、第5
に、LOG(Laplacian of Gaussian)法である。前述し
た第1から第4までの方法は主な短所は映像信号内で高
周波成分を検出するのでノイズが存するとき、エッジ検
出の性能が著しく悪化する。一方、第5の方法は雑音除
去効果を有する反面、多量の雑音を除去するためには計
算量が急増する短所を有した。すなわち、ノイズ及びエ
ッジ情報は互いに異なる高周波数領域に存するので完璧
なエッジ検出のためにはより強力なローパスフィルタリ
ングが必要になり、エッジ検出するためにウィンドの大
きさを大きくしなければならない問題を抱えている。
【0009】
【発明が解決しようとする課題】従って、本発明の目的
はウィンドの大きさを増加せずにノイズが減少できるエ
ッジ検出方法を提供することである。
はウィンドの大きさを増加せずにノイズが減少できるエ
ッジ検出方法を提供することである。
【0010】本発明の他の目的はハードウェア具現が簡
単で実時間処理が可能なエッジ検出装置を提供すること
である。
単で実時間処理が可能なエッジ検出装置を提供すること
である。
【0011】
【課題を解決するための手段】本発明の目的を達成する
ために、本発明の画像処理システムのエッジ検出方法
は、入力された画素データを3×3のウィンドで切り出
す段階と、前記3×3のウィンドに含まれる9個の画素
データのうち、中心画素を除く8個の画素データの平均
値を計算する段階と、雑音除去のためのパラメータをε
としたとき、中心画素を除く前記3×3のウィンドに含
まれる各画素の画素データが、前記平均値+εより大き
いか、平均値+εと平均値−εの間の値か、あるいは平
均値−εより小さいかを比較することにより、画素デー
タを8個の3値データに変換する段階と、前記8個の3
値データと予め定められた4個のエッジパターンとの内
積を行うことによりマッチング状態を調べる段階と、マ
ッチングした数を求める段階と、前記マッチングした数
に応じてエッジであるか否かの判断を行う決定段階とを
備えたことを特徴とする。
ために、本発明の画像処理システムのエッジ検出方法
は、入力された画素データを3×3のウィンドで切り出
す段階と、前記3×3のウィンドに含まれる9個の画素
データのうち、中心画素を除く8個の画素データの平均
値を計算する段階と、雑音除去のためのパラメータをε
としたとき、中心画素を除く前記3×3のウィンドに含
まれる各画素の画素データが、前記平均値+εより大き
いか、平均値+εと平均値−εの間の値か、あるいは平
均値−εより小さいかを比較することにより、画素デー
タを8個の3値データに変換する段階と、前記8個の3
値データと予め定められた4個のエッジパターンとの内
積を行うことによりマッチング状態を調べる段階と、マ
ッチングした数を求める段階と、前記マッチングした数
に応じてエッジであるか否かの判断を行う決定段階とを
備えたことを特徴とする。
【0012】本発明の他の目的を達成するために、本発
明の画像処理システムのエッジ検出装置は、入力された
画素データを3×3のウィンドで切り出す手段と、前記
3×3のウィンドに含まれる9個の画素データのうち、
中心画素を除く8個の画素データの平均値を計算する平
均値計算回路と、雑音除去のためのパラメータをεとし
たとき、中心画素を除く前記3×3のウィンドに含まれ
る各画素の画素データが、前記平均値+εより大きい
か、平均値+εと平均値−εの間の値か、あるいは平均
値−εより小さいかを比較することにより、画素データ
を8個の3値データに変換する変換手段と、前記8個の
3値データと予め定められた4個のエッジパターンとの
内積を行うことによりマッチング状態を調べるマッチン
グ手段と、マッチングした数を求める手段と、前記マッ
チングした数に応じてエッジであるか否かの判断を行う
決定手段とを備えたことを特徴とする。
明の画像処理システムのエッジ検出装置は、入力された
画素データを3×3のウィンドで切り出す手段と、前記
3×3のウィンドに含まれる9個の画素データのうち、
中心画素を除く8個の画素データの平均値を計算する平
均値計算回路と、雑音除去のためのパラメータをεとし
たとき、中心画素を除く前記3×3のウィンドに含まれ
る各画素の画素データが、前記平均値+εより大きい
か、平均値+εと平均値−εの間の値か、あるいは平均
値−εより小さいかを比較することにより、画素データ
を8個の3値データに変換する変換手段と、前記8個の
3値データと予め定められた4個のエッジパターンとの
内積を行うことによりマッチング状態を調べるマッチン
グ手段と、マッチングした数を求める手段と、前記マッ
チングした数に応じてエッジであるか否かの判断を行う
決定手段とを備えたことを特徴とする。
【0013】
【作用】請求項2〜11記載の本発明のエッジ検出装置
を請求項1記載の本発明の画像処理システムのエッジ検
出方法に従って動作させることによりノイズが減少で
き、ハードウェア具現が簡単で実時間処理が可能にな
る。
を請求項1記載の本発明の画像処理システムのエッジ検
出方法に従って動作させることによりノイズが減少で
き、ハードウェア具現が簡単で実時間処理が可能にな
る。
【0014】
【実施例】以下添付した図面を参照して本発明のデータ
処理装置を説明する前にそのアルゴリズムをみれば次の
通りである。
処理装置を説明する前にそのアルゴリズムをみれば次の
通りである。
【0015】本発明は次の定義と論理によって説明され
得る多重状態線形スレショルド論理の線形分離性に基づ
く。2進入力の線形分離性は、〔P.M Lewis II and C.
L.Coates 、 Threshold Logic, John Wiley and Sons, 1
967〕で議論されたが、多重状態入力の線形分離性に対
する定義は本発明の発明者により最初に志した。その定
義は次の通りである。
得る多重状態線形スレショルド論理の線形分離性に基づ
く。2進入力の線形分離性は、〔P.M Lewis II and C.
L.Coates 、 Threshold Logic, John Wiley and Sons, 1
967〕で議論されたが、多重状態入力の線形分離性に対
する定義は本発明の発明者により最初に志した。その定
義は次の通りである。
【0016】PをL次のベクトル集合とする。Pでベク
トルの各成分が{−j、・・・、−1、0、1、・・
・、k}内でM=j+k+1になる一つを取る。すなわ
ち、P={X|Xi ∈{−j,・・・,−1,0,1・
・k},i=1,・・・,L} そのとき、P内で互いに異なるベクトルの数はML にな
り、−jとkを入力状態の極値とする。P0 とP1 はP
0 ∪P1 =Pのような二つの互いに排他的な副集合とし
よう。
トルの各成分が{−j、・・・、−1、0、1、・・
・、k}内でM=j+k+1になる一つを取る。すなわ
ち、P={X|Xi ∈{−j,・・・,−1,0,1・
・k},i=1,・・・,L} そのとき、P内で互いに異なるベクトルの数はML にな
り、−jとkを入力状態の極値とする。P0 とP1 はP
0 ∪P1 =Pのような二つの互いに排他的な副集合とし
よう。
【0017】
【数1】
【0018】ここで、θはスレショルド値であり、ある
ウェイトベクトルWが与えられたとき、論理的関数F
は、WT X>WT Y、∀X∈P1 、∀Y∈P0 のとき線
形的に分離できるクラスに属する関数に定義される。
ウェイトベクトルWが与えられたとき、論理的関数F
は、WT X>WT Y、∀X∈P1 、∀Y∈P0 のとき線
形的に分離できるクラスに属する関数に定義される。
【0019】多重状態線形分離性の分析は複雑な作業で
ある。しかし、提案されたエッジ検出器で使用される論
理的関数の独特なクラスは次の理論に従って線形的に分
離できることと見せられる。その理論は次の通りであ
る。
ある。しかし、提案されたエッジ検出器で使用される論
理的関数の独特なクラスは次の理論に従って線形的に分
離できることと見せられる。その理論は次の通りであ
る。
【0020】XがL次の入力ベクトルであり、その構成
成分のすべてが極値であり、P1 ={X}であり、P0
=P−{X}とする。すなわち、P1 ={X|Xi {−
j,k},i=1,・・・、L}であり、P0 =P−P
1 ここで、P、−jそしてkは前記定義で与えられた。そ
のとき、入力ベクトルXを他のベクトルから分離する線
形的に分離できる関数Fが存する。
成分のすべてが極値であり、P1 ={X}であり、P0
=P−{X}とする。すなわち、P1 ={X|Xi {−
j,k},i=1,・・・、L}であり、P0 =P−P
1 ここで、P、−jそしてkは前記定義で与えられた。そ
のとき、入力ベクトルXを他のベクトルから分離する線
形的に分離できる関数Fが存する。
【0021】前記理論に対する証明は次の通りである。
【0022】前記定義を使用することにより、またWT
X>WTY、∀X∈P1 、∀Y∈P0を満たすウェイトベ
クトルWが存することを示すことによりこの理論を証明
する。
X>WTY、∀X∈P1 、∀Y∈P0を満たすウェイトベ
クトルWが存することを示すことによりこの理論を証明
する。
【0023】次いで、X∈P1 に対応するウェイトベク
トルを考えよう。
トルを考えよう。
【0024】
【数2】
【0025】そのとき次の不等式Wi Xi ≧Wi Yi ,
∀i を満たす。
∀i を満たす。
【0026】i=1,・・・,Lに対する前記不等式を
加えることにより、WT X>WT Yを有する。なぜなら
ば、少なくとも1つのiに対してはその等式が維持でき
ないからである。集合P-1={−X}を考えよう。ここ
で、XとWはそれぞれ前記式で定義されたことと等しい
のである。そのとき、WT (−X)<WT Y<WT X,
∀Y∈P0 のような多重状態入力のマルチカテゴリ判別
関数を有する。エッジ検出のための多重状態線形スレシ
ョルド論理を使用するために連続的な画素の値を幾つか
の非連続的な状態にマッピングすべきである。まず、入
力状態を定義すれば次の通りである。
加えることにより、WT X>WT Yを有する。なぜなら
ば、少なくとも1つのiに対してはその等式が維持でき
ないからである。集合P-1={−X}を考えよう。ここ
で、XとWはそれぞれ前記式で定義されたことと等しい
のである。そのとき、WT (−X)<WT Y<WT X,
∀Y∈P0 のような多重状態入力のマルチカテゴリ判別
関数を有する。エッジ検出のための多重状態線形スレシ
ョルド論理を使用するために連続的な画素の値を幾つか
の非連続的な状態にマッピングすべきである。まず、入
力状態を定義すれば次の通りである。
【0027】与えられた画素位置でエッジを検出するた
めにl×l局部ウィンドを用い映像の大きさがn=n1
×n2 と仮定しよう。
めにl×l局部ウィンドを用い映像の大きさがn=n1
×n2 と仮定しよう。
【0028】辞典順に配列された映像でi番目画素値を
Xi ,i=1,・・・,rとしよう。また、r=l×l
であり、Xi により中心になる局部ウィンド内部に辞典
順に配列された映像のj番目画素値をZj ,j=1,・
・・,rとしよう。そのとき、Zj はXi に対応する局
部ウィンドに対して次のようにマッピングすることによ
り得られる。
Xi ,i=1,・・・,rとしよう。また、r=l×l
であり、Xi により中心になる局部ウィンド内部に辞典
順に配列された映像のj番目画素値をZj ,j=1,・
・・,rとしよう。そのとき、Zj はXi に対応する局
部ウィンドに対して次のようにマッピングすることによ
り得られる。
【0029】Zj =Xk ,j=1,・・・,r ここで、 k=i{└(j−1)/l┘−└l/2┘}n2 +└(j−1)mod l−l/2┘} 上記式で表示法└l/2┘は結果的な分けの定数部分を示
し、imod lは定数lにより定数iの除算の残り値と同
一である。一次元的配列Zj が得られた後i番目画素に
対応される局部平均は次の通りである。
し、imod lは定数lにより定数iの除算の残り値と同
一である。一次元的配列Zj が得られた後i番目画素に
対応される局部平均は次の通りである。
【0030】
【数3】
【0031】そのとき、線形スレショルド論理にj番目
入力に対する状態は次の通り定義される。
入力に対する状態は次の通り定義される。
【0032】
【数4】
【0033】ここで、εはノイズデータに対する保護係
数である。抑えられるべきノイズの量が大きければ大き
い程、εはさらに大きくなるべきである。
数である。抑えられるべきノイズの量が大きければ大き
い程、εはさらに大きくなるべきである。
【0034】次いでエッジを定義することとする。
【0035】方向がそれぞれ0と180、90と27
0、45と225、135と315度である4対の両方
向性エッジを定義する。
0、45と225、135と315度である4対の両方
向性エッジを定義する。
【0036】第1に、右のエッジは局部ウィンド内で右
側から左側に入力状態を増加する形態に定義される。た
とえば、l=3に対して右側エッジとその対称である右
側エッジはそれぞれ次のように与えられる。
側から左側に入力状態を増加する形態に定義される。た
とえば、l=3に対して右側エッジとその対称である右
側エッジはそれぞれ次のように与えられる。
【0037】
【数5】
【0038】ここで、Xはdon’t care状態を
示す。
示す。
【0039】第2に、上方と下方のエッジは次のように
与えられる。
与えられる。
【0040】
【数6】
【0041】第3に、右上と左下のエッジはそれぞれ次
のように与えられる。
のように与えられる。
【0042】
【数7】
【0043】最後に、左上と右下のエッジはそれぞれ次
のように与えられる。
のように与えられる。
【0044】
【数8】
【0045】l=5の場合は右側エッジは第1列に1、
最後の列に−1、また残りの列はdon’t care
状態になる。
最後の列に−1、また残りの列はdon’t care
状態になる。
【0046】前記多重カテゴリ識別関数WT (−X)<
WT Y<WT X,∀Y∈P0 を使用することにより、右
側エッジと左側エッジは“W─”と表示された同一のウ
ェイトベクトルにより検出され得る。なぜならば、それ
は極値より構成され右側エッジは反転された符号を有す
る右側エッジと等しい。同様方法にて上側と下側のエッ
ジ、右上と左下のエッジ、左上と右下エッジはそれぞれ
“W|”、“W/”、“W\”により検出される。
WT Y<WT X,∀Y∈P0 を使用することにより、右
側エッジと左側エッジは“W─”と表示された同一のウ
ェイトベクトルにより検出され得る。なぜならば、それ
は極値より構成され右側エッジは反転された符号を有す
る右側エッジと等しい。同様方法にて上側と下側のエッ
ジ、右上と左下のエッジ、左上と右下エッジはそれぞれ
“W|”、“W/”、“W\”により検出される。
【0047】前記整理により示されたように、たとえば
l=3に対して右側又は左側エッジを検出するために一
つの可能なウェイトベクトルは次の通りである。
l=3に対して右側又は左側エッジを検出するために一
つの可能なウェイトベクトルは次の通りである。
【0048】 W─=〔1X −1 1X −1 1X −1〕T 従って、残りのウェイトベクトル、すなわち、“W
|”、“W/”と“W\”は“W─”の要素を適切に配
列することにより得られる。
|”、“W/”と“W\”は“W─”の要素を適切に配
列することにより得られる。
【0049】他の方法としては、LMS(Least-Mean-S
quare)アルゴリズムもウェイトベクトルを得るために用
いられる。
quare)アルゴリズムもウェイトベクトルを得るために用
いられる。
【0050】前記エッジの定義を基にするとき、エッジ
は適切に得られたウェイトベクトルを有する4個の多重
状態線形スレショルド論理の出力を論理和することによ
り検出される。
は適切に得られたウェイトベクトルを有する4個の多重
状態線形スレショルド論理の出力を論理和することによ
り検出される。
【0051】完全なエッジ検出過程は次の段階によって
説明される。
説明される。
【0052】第1に局部ウィンドlの大きさを選択す
る。
る。
【0053】第2に、i=1、・・・、nに対して次を
行う。
行う。
【0054】1)Zを得る。
【0055】2)V0 =1に置き入力状態をVを計算す
る。
る。
【0056】3)内積W─T V、W|T V、W/T V、
W\T Vを計算する。
W\T Vを計算する。
【0057】もしそれらのうち少なくとも1つが出力ス
レショルドθより大きいか等しいか、または−θより小
さいか等しければORゲートの出力は1と等しい、この
とき位置iでエッジがある。そうでなければ、位置iで
エッジがない。
レショルドθより大きいか等しいか、または−θより小
さいか等しければORゲートの出力は1と等しい、この
とき位置iでエッジがある。そうでなければ、位置iで
エッジがない。
【0058】前記アルゴリズムを具現する際に、下の非
線形関数g(・)が用いられる。
線形関数g(・)が用いられる。
【0059】
【数9】
【0060】ここで、θはスレショルド値であり、前記
ウェイトベクトルが使用されるとき、θは6に設定され
る。マスク大きさの選択に関しては次の問題が考慮され
るべきである。マスク大きさが大きければ大きいほど、
前記アルゴリズムの2番目段階2)で局部的な平均によ
るノイズを制御しやすい。
ウェイトベクトルが使用されるとき、θは6に設定され
る。マスク大きさの選択に関しては次の問題が考慮され
るべきである。マスク大きさが大きければ大きいほど、
前記アルゴリズムの2番目段階2)で局部的な平均によ
るノイズを制御しやすい。
【0061】しかし、マクス大きさを増加させるにおい
て、2つの短所がある。一つ、0、45、90、13
5、180、225、270、315度以外の他の方向
にエッジを検出しにくくなる。
て、2つの短所がある。一つ、0、45、90、13
5、180、225、270、315度以外の他の方向
にエッジを検出しにくくなる。
【0062】二つ、多くの入力が線形スレショルド論理
のために要求されるので多くの相互連結と計算が要求さ
れる。l=3のマスク大きさは一番小さい対称的なウィ
ンドなのでどの方向へでもエッジに敏感なウィンドであ
り、この理由に基づいて極めて効果的であろうと考えら
れる。
のために要求されるので多くの相互連結と計算が要求さ
れる。l=3のマスク大きさは一番小さい対称的なウィ
ンドなのでどの方向へでもエッジに敏感なウィンドであ
り、この理由に基づいて極めて効果的であろうと考えら
れる。
【0063】図1は本発明の信号流れを示すためのフロ
ーチャートである。
ーチャートである。
【0064】図1を使用することによりソフトウェア具
現に直接実現され得る。第1段階でインデクスiは辞書
順に配列された画素位置を示す。第2段階でi番目画素
Xiを中心に局部映像パターンの隣の画素(Zj ,j=
1,・・・,m)を求める。第3段階で、Zj はi番目
画素Xi を含む局部ウィンドの画素の集合を示し、mは
局部ウィンドで画素の数を示す。
現に直接実現され得る。第1段階でインデクスiは辞書
順に配列された画素位置を示す。第2段階でi番目画素
Xiを中心に局部映像パターンの隣の画素(Zj ,j=
1,・・・,m)を求める。第3段階で、Zj はi番目
画素Xi を含む局部ウィンドの画素の集合を示し、mは
局部ウィンドで画素の数を示す。
【0065】第3段階で、Zj (j=1,・・・,m)
は対応される多重状態値(Vj ,j=1,・・・,m)
にマッピングされる。
は対応される多重状態値(Vj ,j=1,・・・,m)
にマッピングされる。
【0066】第4段階で、V=〔Vi ,・・・,Vm 〕
T は予め定形化されたエッジパターンW1 、W2 、W
3 、W4 とそれぞれ比較される。
T は予め定形化されたエッジパターンW1 、W2 、W
3 、W4 とそれぞれ比較される。
【0067】第5段階でもしVが予め定形化されたエッ
ジパターンW1 、W2 、W3 、W4中の少なくともいず
れか一つと一致するとき、第6段階でi番目画素Xi は
エッジと判断され、いずれのものとも一致しないときは
第7段階でi番目画素Xi はエッジでないことと判断さ
れる。第8段階でi番目画素Xi が総画素値でない場合
は、第9段階でi値を1増加させ第2段階にフィードバ
ックして主ループを続けて行う。また、第8段階でi番
目画素Xi が総画素値の場合は動作を中止する。
ジパターンW1 、W2 、W3 、W4中の少なくともいず
れか一つと一致するとき、第6段階でi番目画素Xi は
エッジと判断され、いずれのものとも一致しないときは
第7段階でi番目画素Xi はエッジでないことと判断さ
れる。第8段階でi番目画素Xi が総画素値でない場合
は、第9段階でi値を1増加させ第2段階にフィードバ
ックして主ループを続けて行う。また、第8段階でi番
目画素Xi が総画素値の場合は動作を中止する。
【0068】図2は本発明のエッジ検出装置の一般的な
ブロック図を示したもので、その構成と機能は次の通り
である。
ブロック図を示したもので、その構成と機能は次の通り
である。
【0069】図2は次のような3個のブロックより構成
されている。
されている。
【0070】原画像信号Xi をウィンドを用いて辞書順
に配列された信号(Z1 ,・・・,Zm )を用いて多重
状態信号(V1 ,・・・,Vm )に変換するエンコーデ
ィングブロックと多重態信号(V1 ,・・・,Vm )
と、予め定められたエッジ形態W1 、W2 、W3 、W
4 ;W─、W|、W/、W\との内積をそれぞれ行うマ
ッチングブロックと内積された値と出力スレショルド値
とを比較し、比較された結果を論理和して原画像データ
Xi がエッジであるか否かを判断する決定ブロックより
構成されている。
に配列された信号(Z1 ,・・・,Zm )を用いて多重
状態信号(V1 ,・・・,Vm )に変換するエンコーデ
ィングブロックと多重態信号(V1 ,・・・,Vm )
と、予め定められたエッジ形態W1 、W2 、W3 、W
4 ;W─、W|、W/、W\との内積をそれぞれ行うマ
ッチングブロックと内積された値と出力スレショルド値
とを比較し、比較された結果を論理和して原画像データ
Xi がエッジであるか否かを判断する決定ブロックより
構成されている。
【0071】前記3個のブロックは次のような機能を行
う。
う。
【0072】原画像の任意の画素Xi を処理するために
周辺画素の相関関係によるエッジ与否を決定するために
ウィンドの概念が必要になる。それでエンコーディング
ブロックはこの隣の画素を一次元的に配列(Z1 ,Z
2 ,・・・,Zm )して線形的な明度を有するデータを
平均値を求めて隣の画素(Z1 ,Z2 ,・・・,Zm )
を対応される多重状態値(V1 ,V2 ,・・・,Vm )
に変換する。もしVj がM(M>2)個の状態を有する
と、Vj を示すために┌log2 M┐が要求される。表
示法┌log2 M┐はもしMが2の倍数であればlog
2 Mを示し、そうでなければ(log2 M+1)の定数
部分を示す。ここで平均値を雑音除去効果のあるパラメ
ータであるεという要素を挿入して各画素平均値+εよ
り大きい範囲、平均値−εより小さい範囲、またその間
の範囲に対応する平均値+εと平均値−εとの間の値を
有する3個のレベルを設定して各画素を対応レベルの値
にコード変換する。ここで、εの値により雑音の減少が
目立つ。
周辺画素の相関関係によるエッジ与否を決定するために
ウィンドの概念が必要になる。それでエンコーディング
ブロックはこの隣の画素を一次元的に配列(Z1 ,Z
2 ,・・・,Zm )して線形的な明度を有するデータを
平均値を求めて隣の画素(Z1 ,Z2 ,・・・,Zm )
を対応される多重状態値(V1 ,V2 ,・・・,Vm )
に変換する。もしVj がM(M>2)個の状態を有する
と、Vj を示すために┌log2 M┐が要求される。表
示法┌log2 M┐はもしMが2の倍数であればlog
2 Mを示し、そうでなければ(log2 M+1)の定数
部分を示す。ここで平均値を雑音除去効果のあるパラメ
ータであるεという要素を挿入して各画素平均値+εよ
り大きい範囲、平均値−εより小さい範囲、またその間
の範囲に対応する平均値+εと平均値−εとの間の値を
有する3個のレベルを設定して各画素を対応レベルの値
にコード変換する。ここで、εの値により雑音の減少が
目立つ。
【0073】マッチングブロックは変換された映像信号
と4個の予め定められたエッジ形態ベクトルとのマッチ
ング与否を出力する。すなわち、マッチングブロックは
水平,垂直及び左右対角線方向に対して予想される4種
類の予め定形化された各エッジパターンW1 、W2 、W
3 、W4 とコード変換された映像データV1 ,V2 ,・
・・,Vm ;Vの内積演算をする。ここでW1 T Vは水
平方向エッジ形態ベクトルデータW1 と映像データV
1 ,V2 ,・・・,Vm ;Vの内積を示す。4種類の内
積演算を一括処理して画像処理の基本となる実時間具現
が可能である。
と4個の予め定められたエッジ形態ベクトルとのマッチ
ング与否を出力する。すなわち、マッチングブロックは
水平,垂直及び左右対角線方向に対して予想される4種
類の予め定形化された各エッジパターンW1 、W2 、W
3 、W4 とコード変換された映像データV1 ,V2 ,・
・・,Vm ;Vの内積演算をする。ここでW1 T Vは水
平方向エッジ形態ベクトルデータW1 と映像データV
1 ,V2 ,・・・,Vm ;Vの内積を示す。4種類の内
積演算を一括処理して画像処理の基本となる実時間具現
が可能である。
【0074】決定ブロックは内積(W1 T ・V,W2 T
・V,W3 T ・V,W4 T ・V)の各出力値と与えられ
た常数を比較し、出力値のうち少なくとも一つが与えら
れた常数より大きいときエッジと判断する機能を行う。
そして内積の出力値と比較する与えられた常数はマイコ
ン等でユーザーにより調整できる。
・V,W3 T ・V,W4 T ・V)の各出力値と与えられ
た常数を比較し、出力値のうち少なくとも一つが与えら
れた常数より大きいときエッジと判断する機能を行う。
そして内積の出力値と比較する与えられた常数はマイコ
ン等でユーザーにより調整できる。
【0075】図3は本発明の実施例のエッジ検出装置を
示したもので、その構成と機能は次の通りである。
示したもので、その構成と機能は次の通りである。
【0076】エンコーディング手段は入力された映像信
号の1水平走査期間遅延された信号を出力するための第
1遅延素子10と、2水平走査期間遅延された信号を出
力するための第1遅延素子10に直列連結された第2遅
延素子20と、入力端と第1遅延素子10の出力端と第
2遅延素子20の出力端に連結され3×3ウィンド内の
9個の画素データを貯蔵するための3×3ウィンド30
と、3×3ウィンド内の中心画素データを除いた8個の
画素データの平均値を求めるための平均値計算回路40
と、平均値と与えられたスレショルド値εで3個のレベ
ルより区分し中心画素値を除いた8個の画素データを3
個のレベルに該当するコードに変換する3状態エンコー
ダ回路50より構成されている。
号の1水平走査期間遅延された信号を出力するための第
1遅延素子10と、2水平走査期間遅延された信号を出
力するための第1遅延素子10に直列連結された第2遅
延素子20と、入力端と第1遅延素子10の出力端と第
2遅延素子20の出力端に連結され3×3ウィンド内の
9個の画素データを貯蔵するための3×3ウィンド30
と、3×3ウィンド内の中心画素データを除いた8個の
画素データの平均値を求めるための平均値計算回路40
と、平均値と与えられたスレショルド値εで3個のレベ
ルより区分し中心画素値を除いた8個の画素データを3
個のレベルに該当するコードに変換する3状態エンコー
ダ回路50より構成されている。
【0077】マッチング手段は各予想エッジパターンW
1 、W2 、W3 、W4 と3状態エンコーダ回路50の出
力との内積をする内積回路60,61,62,63より
構成されている。
1 、W2 、W3 、W4 と3状態エンコーダ回路50の出
力との内積をする内積回路60,61,62,63より
構成されている。
【0078】決定手段は各内積回路60,61,62,
63の出力と与えられた定数とを比較してマッチング信
号を出力するための比較回路70,71,72,73と
各比較回路70,71,72,73の出力を論理和する
ORゲート80より構成されている。
63の出力と与えられた定数とを比較してマッチング信
号を出力するための比較回路70,71,72,73と
各比較回路70,71,72,73の出力を論理和する
ORゲート80より構成されている。
【0079】図4はエンコーディング手段の実施例を示
したものである。
したものである。
【0080】3×3ウィンド30は8ビットより表現さ
れた順次に走査されたディジタル映像信号を入力するた
めに入力端に直列連結され、8個の並列連結されたDフ
リップフロップよりなる3個のレジスタ90,91,9
2と第1遅延素子10の出力信号を入力するために第1
遅延素子10の出力端に連結され、8個の並列連結され
たDフリップフロップよりなる3個のレジスタ100,
101,102と第2遅延素子20の出力信号を入力す
るために第2遅延素子の出力端に直列連結され、8個の
並列連結されたDフリップフロップよりなる3個のレジ
スタ110,111,112よりなり3×3ウィンド3
0内の9個の画素データを貯蔵する。そして、実際的な
平均値計算回路120は中心画素データが貯蔵されたレ
ジスタ101の出力信号を除いたレジスタ90,91,
92,100,102,110,111,112の出力
信号を入力して2つずつ加えるための加算器121,1
22,123,124と加算器121,122,12
3,124の出力信号から最下位ビットLSBを捨てた
後に残される信号を2つずつ加えるための加算器13
0,131と、加算器130,131の出力信号から最
下位ビットLSBを捨てた後残された信号を加え、その
出力信号の最下位1ビットを捨てた後残された信号を出
力するための加算器140より構成される。8個の出力
信号レジスタ90,91,92,100,102,11
0,111,112の出力信号と加算器140の出力信
号はレジスタに貯蔵される。
れた順次に走査されたディジタル映像信号を入力するた
めに入力端に直列連結され、8個の並列連結されたDフ
リップフロップよりなる3個のレジスタ90,91,9
2と第1遅延素子10の出力信号を入力するために第1
遅延素子10の出力端に連結され、8個の並列連結され
たDフリップフロップよりなる3個のレジスタ100,
101,102と第2遅延素子20の出力信号を入力す
るために第2遅延素子の出力端に直列連結され、8個の
並列連結されたDフリップフロップよりなる3個のレジ
スタ110,111,112よりなり3×3ウィンド3
0内の9個の画素データを貯蔵する。そして、実際的な
平均値計算回路120は中心画素データが貯蔵されたレ
ジスタ101の出力信号を除いたレジスタ90,91,
92,100,102,110,111,112の出力
信号を入力して2つずつ加えるための加算器121,1
22,123,124と加算器121,122,12
3,124の出力信号から最下位ビットLSBを捨てた
後に残される信号を2つずつ加えるための加算器13
0,131と、加算器130,131の出力信号から最
下位ビットLSBを捨てた後残された信号を加え、その
出力信号の最下位1ビットを捨てた後残された信号を出
力するための加算器140より構成される。8個の出力
信号レジスタ90,91,92,100,102,11
0,111,112の出力信号と加算器140の出力信
号はレジスタに貯蔵される。
【0081】すなわち、平均値計算回路120は次によ
り平均値を計算する。レジスタ90,91,92,10
0,101,102,110,111,112の出力が
Z1,Z2 ,Z3 ,Z4 ,Z5 ,Z6 ,Z7 ,Z8 ,Z9
とするとき、中心画素Z5を除いた2つずつのデータを
加えた値をA,B,C,Dとすれば、A=Z1 +Z2
B=Z3 +Z4 C=Z6 +Z7 D=Z8 +Z9 にな
る。ここで、値A,B,C,DのLSB1ビットを捨て
た値をE,F,G,Hとすれば、 E=A/2=(Z1 +Z2 )/2, F=B/2=(Z3 +Z4 )/2, G=C/2=(Z6 +Z7 )/2, H=D/2=(Z8 +Z9 )/2 になる。また、E,F,G,Hをそれぞれ二つずつ加算
した値をI,Jとすれば、 I=E+F=(Z1 +Z2 +Z3 +Z4 )/2, J=G+F=(Z6 +Z7 +Z8 +Z9 )/2 になる。ここでLSB1ビットを捨てた値をK,Lとす
れば、 K=(E+F)/2=(Z1 +Z2 +Z3 +Z4 )/4, L=(G+H)/2=(Z6 +Z7 +Z8 +Z9 )/4 になる。そしてK,Lを加えてLSB1ビットを捨てた
値が平均値Mとすれば、M=(K+L)/2=(Z1+
Z2+Z3+Z4+Z6+Z7+Z8+Z9)/8になる。求
められた平均値は正確な平均値ではない。しかし、正確
な平均値と求められた平均値との差が結果的なエッジの
質に影響を及ぼさない。
り平均値を計算する。レジスタ90,91,92,10
0,101,102,110,111,112の出力が
Z1,Z2 ,Z3 ,Z4 ,Z5 ,Z6 ,Z7 ,Z8 ,Z9
とするとき、中心画素Z5を除いた2つずつのデータを
加えた値をA,B,C,Dとすれば、A=Z1 +Z2
B=Z3 +Z4 C=Z6 +Z7 D=Z8 +Z9 にな
る。ここで、値A,B,C,DのLSB1ビットを捨て
た値をE,F,G,Hとすれば、 E=A/2=(Z1 +Z2 )/2, F=B/2=(Z3 +Z4 )/2, G=C/2=(Z6 +Z7 )/2, H=D/2=(Z8 +Z9 )/2 になる。また、E,F,G,Hをそれぞれ二つずつ加算
した値をI,Jとすれば、 I=E+F=(Z1 +Z2 +Z3 +Z4 )/2, J=G+F=(Z6 +Z7 +Z8 +Z9 )/2 になる。ここでLSB1ビットを捨てた値をK,Lとす
れば、 K=(E+F)/2=(Z1 +Z2 +Z3 +Z4 )/4, L=(G+H)/2=(Z6 +Z7 +Z8 +Z9 )/4 になる。そしてK,Lを加えてLSB1ビットを捨てた
値が平均値Mとすれば、M=(K+L)/2=(Z1+
Z2+Z3+Z4+Z6+Z7+Z8+Z9)/8になる。求
められた平均値は正確な平均値ではない。しかし、正確
な平均値と求められた平均値との差が結果的なエッジの
質に影響を及ぼさない。
【0082】何故ならば、平均値が次の段階の3状態エ
ンコーディングのために使われるからである。
ンコーディングのために使われるからである。
【0083】そして3状態エンコーダ150は平均値M
と雑音除去効果のあるパラメータであるεを加算してM
+ε値を出力する加算器160、平均値Mとパラメータ
−εとを加えて値M−εを出力するための加算器161
と、中心画素データZ5 を除いた各画素データZ1 ,Z
2 ,・・・Z9 値をM+ε値と比較するための比較器1
70と、中心画素データZ5 を除いた各画素データ(Z
1 ,Z2 ・・・,Z9)の値とM−εを比較するための
比較器171、前記比較器170の上位ビット信号
V11,V21,・・・,V91を出力するためのインバータ
180と、前記比較器171の出力信号と3状態信号の
下位ビット信号V10,V20,・・・,V90をそれぞれ論
理和するためのORゲート190より構成されている。
と雑音除去効果のあるパラメータであるεを加算してM
+ε値を出力する加算器160、平均値Mとパラメータ
−εとを加えて値M−εを出力するための加算器161
と、中心画素データZ5 を除いた各画素データZ1 ,Z
2 ,・・・Z9 値をM+ε値と比較するための比較器1
70と、中心画素データZ5 を除いた各画素データ(Z
1 ,Z2 ・・・,Z9)の値とM−εを比較するための
比較器171、前記比較器170の上位ビット信号
V11,V21,・・・,V91を出力するためのインバータ
180と、前記比較器171の出力信号と3状態信号の
下位ビット信号V10,V20,・・・,V90をそれぞれ論
理和するためのORゲート190より構成されている。
【0084】すなわち、3状態エンコーダ150は入力
される画素データがM−εより小さい値の場合は値11
をデータ入力し、M−εより大きいか等しくM+εより
小さいか等しい値の場合は00を、M+εより大きい値
の場合は01を出力することになる。ここで、上位ビッ
ト信号を符号ビット、下位ビット信号を大きさビットと
するとき、11、00、01はそれぞれ3状態−1,
0,1を示す。
される画素データがM−εより小さい値の場合は値11
をデータ入力し、M−εより大きいか等しくM+εより
小さいか等しい値の場合は00を、M+εより大きい値
の場合は01を出力することになる。ここで、上位ビッ
ト信号を符号ビット、下位ビット信号を大きさビットと
するとき、11、00、01はそれぞれ3状態−1,
0,1を示す。
【0085】図5は4個の予め定形化されたエッジパタ
ーンW1 ,W2 ,W3 ,W4 を示したものである。
ーンW1 ,W2 ,W3 ,W4 を示したものである。
【0086】図6A,図6B,図7C,図7Dは本発明
のマッチング手段の内積を行うための回路を示した定形
化された4個エッジパターンW1 ,W2 ,W3 ,W4 デ
ータの2の補数値と入力画素データの3状態に変換され
た値V11,V10,V21,V20,・・・,V91,V90の内
積を行うことになる。
のマッチング手段の内積を行うための回路を示した定形
化された4個エッジパターンW1 ,W2 ,W3 ,W4 デ
ータの2の補数値と入力画素データの3状態に変換され
た値V11,V10,V21,V20,・・・,V91,V90の内
積を行うことになる。
【0087】図8はその内積のための真理表を示したも
のである。
のである。
【0088】図9は内積を求めるためのカルノー図(Ka
rnaugh's map)及び特性方程式を示したものである。
rnaugh's map)及び特性方程式を示したものである。
【0089】図9に示した式は次の通りである。
【0090】
【数10】
【0091】前記式は4個の定形化されたエッジパター
ンの性質を用いてさらに簡略化され得る。
ンの性質を用いてさらに簡略化され得る。
【0092】第1に、Wj1=Wj0=1の場合は、
【0093】
【数11】
【0094】のようになる。
【0095】第2にWj1=Wj0=0の場合は、Uj1(M
SB)=Uj0(LSB)=0である。すなわち、内積出
力は映像データに拘らず常に0なのでエッジ結果に影響
を与えない。
SB)=Uj0(LSB)=0である。すなわち、内積出
力は映像データに拘らず常に0なのでエッジ結果に影響
を与えない。
【0096】第3にWj1=0,Wj0=1の場合は、 Uj1(MSB)=Vj1 Uj0(LSB)=Vj0 のようになる。
【0097】結局、ハードウェアを具現する場合、4個
の定形化されたエッジパターンは暗示的にのみ存し、3
状態値のみ内積の出力に影響を与えるように構成され
る。
の定形化されたエッジパターンは暗示的にのみ存し、3
状態値のみ内積の出力に影響を与えるように構成され
る。
【0098】このように得られた各内積の出力は−1、
0、1値に示され2ビット表現され、3×3ウィンドの
9個の画素データ中でウェイト値が0である画素は除い
て残りの6画素に対してのみハードウェア具現時考慮す
る。
0、1値に示され2ビット表現され、3×3ウィンドの
9個の画素データ中でウェイト値が0である画素は除い
て残りの6画素に対してのみハードウェア具現時考慮す
る。
【0099】各定形化されたエッジパターンのウェイト
値と3状態値の内積回路を具現してみれば次の通りであ
る。
値と3状態値の内積回路を具現してみれば次の通りであ
る。
【0100】第1にW1 ・Vのマッチング回路はそれぞ
れ
れ
【0101】
【数12】
【0102】を出力する。
【0103】第2にW2 ・Vのマッチング回路はそれぞ
れ
れ
【0104】
【数13】
【0105】を出力する。
【0106】第3にW3 ・Vのマッチング回路はそれぞ
れ
れ
【0107】
【数14】
【0108】を出力する。
【0109】第4にW4 ・Vのマッチング回路はそれぞ
れ
れ
【0110】
【数15】
【0111】を出力する。
【0112】前記論理式は図6A,図6B,図7C,図
7Dに示したようにインバータ200とANDゲート2
10を使用することにより具現される。次いで、対応す
るマッチング回路でANDゲート210の出力とインバ
ータ200の出力は内積のために加えられる。ここで、
加算は加算器220を使い絶対値回路230を付加する
ことにより具現される。絶対値回路230の付加はAN
Dゲート210の出力が2の補数で表現されるので加算
の最終結果が負の値の場合に等しいエッジ結果を得るた
めに行われる。また、ANDゲート210の出力とイン
バータ200の出力の加算は符号拡張法を使用する。絶
対値を得るための図6A,図6B,図7C,図7Dに示
した絶対値回路230は図10に更に詳しく示されてい
る。
7Dに示したようにインバータ200とANDゲート2
10を使用することにより具現される。次いで、対応す
るマッチング回路でANDゲート210の出力とインバ
ータ200の出力は内積のために加えられる。ここで、
加算は加算器220を使い絶対値回路230を付加する
ことにより具現される。絶対値回路230の付加はAN
Dゲート210の出力が2の補数で表現されるので加算
の最終結果が負の値の場合に等しいエッジ結果を得るた
めに行われる。また、ANDゲート210の出力とイン
バータ200の出力の加算は符号拡張法を使用する。絶
対値を得るための図6A,図6B,図7C,図7Dに示
した絶対値回路230は図10に更に詳しく示されてい
る。
【0113】図10において、4ビットの入力データを
A3 A2 A1 A0 とし、出力をB2B1 B0 としよう。
絶対値回路230は入力データA1 とA0 を論理和する
ORゲート240と前記ORゲートの出力信号と入力デ
ータA3 のすべてが“1”の場合にのみ“0”を出力す
るためのNANDゲート250と、入力データA3 とA
0 のすべてが“1”の場合にのみ“0”を出力するため
のNANDゲート260と、入力データA2 と前記NA
NDゲート250の出力が相違の場合に“1”を出力す
るためのEXNORゲート270と、入力データA1 と
前記NANDゲート260の出力が相違の場合に“1”
を出力するためのEXNORゲート280より構成され
ている。それで、前記EXNORゲート270、EXN
ORゲート280、入力データA0 の出力値がそれぞれ
絶対値回路230の出力B2 B1B0 値になる。
A3 A2 A1 A0 とし、出力をB2B1 B0 としよう。
絶対値回路230は入力データA1 とA0 を論理和する
ORゲート240と前記ORゲートの出力信号と入力デ
ータA3 のすべてが“1”の場合にのみ“0”を出力す
るためのNANDゲート250と、入力データA3 とA
0 のすべてが“1”の場合にのみ“0”を出力するため
のNANDゲート260と、入力データA2 と前記NA
NDゲート250の出力が相違の場合に“1”を出力す
るためのEXNORゲート270と、入力データA1 と
前記NANDゲート260の出力が相違の場合に“1”
を出力するためのEXNORゲート280より構成され
ている。それで、前記EXNORゲート270、EXN
ORゲート280、入力データA0 の出力値がそれぞれ
絶対値回路230の出力B2 B1B0 値になる。
【0114】図11は決定手段の具体的な実施例の回路
を示したものである。決定手段は前記絶対値回路230
の出力信号out1,out2,out3,out4と
エッジを示すスレショルド値110を入力する4個の比
較器290と前記4個の比較器290の出力信号をそれ
ぞれ2つずつ論理和する2つのORゲート300と、前
記2つのORゲートの出力信号を論理和するORゲート
310より構成されている。そして、もし出力信号ou
t1,out2,out3,out4のうち少なくとも
1つ以上が6以上の値を示す場合にORゲート310の
出力は“1”になりエッジと判断される。
を示したものである。決定手段は前記絶対値回路230
の出力信号out1,out2,out3,out4と
エッジを示すスレショルド値110を入力する4個の比
較器290と前記4個の比較器290の出力信号をそれ
ぞれ2つずつ論理和する2つのORゲート300と、前
記2つのORゲートの出力信号を論理和するORゲート
310より構成されている。そして、もし出力信号ou
t1,out2,out3,out4のうち少なくとも
1つ以上が6以上の値を示す場合にORゲート310の
出力は“1”になりエッジと判断される。
【0115】図12は本発明のエッジ検出回路の動作を
説明するための実施例の動作タイミング図である。
説明するための実施例の動作タイミング図である。
【0116】任意的に3×3ウィンド90,91,9
2,100,101,102,110,111,112
にそれぞれ図12に示した入力映像データが貯蔵されて
いたとしよう。ここでεの値は10とした。そして、3
状態の値V1 ,V2 ,V3 ,V4 ,V6 ,V7 ,V8 ,
V9 が図12に示されている。ここで点線で表示した部
分のデータが予め整形化されたエッジパターンと一致す
ることが分かる。すなわち、1番目点線で表示した部分
はW1 、2番目点線で表示した部分はW2 とそれぞれ一
致することが分かる。従って、出力信号out1,ou
t2の少なくとも1つが“1”のとき出力信号(edg
e)が “1”になる。
2,100,101,102,110,111,112
にそれぞれ図12に示した入力映像データが貯蔵されて
いたとしよう。ここでεの値は10とした。そして、3
状態の値V1 ,V2 ,V3 ,V4 ,V6 ,V7 ,V8 ,
V9 が図12に示されている。ここで点線で表示した部
分のデータが予め整形化されたエッジパターンと一致す
ることが分かる。すなわち、1番目点線で表示した部分
はW1 、2番目点線で表示した部分はW2 とそれぞれ一
致することが分かる。従って、出力信号out1,ou
t2の少なくとも1つが“1”のとき出力信号(edg
e)が “1”になる。
【0117】
【発明の効果】以上述べたように、本発明のエッジ検出
装置は次のような利点を有する。
装置は次のような利点を有する。
【0118】第1に、多重状態エンコーディング方法で
ノイズ除去効果のあるパラメータを使用することにより
付加的なローパスフィルタを使用せずノイズが大幅に減
少できる。
ノイズ除去効果のあるパラメータを使用することにより
付加的なローパスフィルタを使用せずノイズが大幅に減
少できる。
【0119】第2に、最小の2次元対称的なウィンドで
ある3×3局部ウィンドを使用することによりハードウ
ェア減少効果を極大化し演算時間を最小化する。
ある3×3局部ウィンドを使用することによりハードウ
ェア減少効果を極大化し演算時間を最小化する。
【0120】第3に、色々の線形スレショルド論理を同
時に使用することにより多段階線形スレショルド論理の
方向変化に無関係の特性が利用できる。
時に使用することにより多段階線形スレショルド論理の
方向変化に無関係の特性が利用できる。
【図1】 本発明の画像処理システムのエッジ検出装置
の信号の流れを示す流れ図である。
の信号の流れを示す流れ図である。
【図2】 本発明の一般的なエッジ検出装置を示すブロ
ック図である。
ック図である。
【図3】 本発明の一実施例のエッジ検出装置を示すブ
ロック図である。
ロック図である。
【図4】 本発明のエンコーディング回路の一実施例を
示すブロック図である。
示すブロック図である。
【図5】 本発明の整形化されたエッジパターンを示し
たものである。
たものである。
【図6】 Aは本発明のマッチング回路W1 ・Vの演算
を行うための内積回路図である。Bは本発明のマッチン
グ回路W2 ・Vの演算を行うための内積回路図である。
を行うための内積回路図である。Bは本発明のマッチン
グ回路W2 ・Vの演算を行うための内積回路図である。
【図7】 Cは本発明のマッチング回路W3 ・Vの演算
を行うための内積回路図である。Dは本発明のマッチン
グ回路W4 ・Vの演算を行うための内積回路図である。
を行うための内積回路図である。Dは本発明のマッチン
グ回路W4 ・Vの演算を行うための内積回路図である。
【図8】 本発明のマッチング回路の内積のための真理
表である。
表である。
【図9】 本発明のエッジ検出装置における内積を求め
るためのカルノー図及び特性方程式を示したものであ
る。
るためのカルノー図及び特性方程式を示したものであ
る。
【図10】 本発明のマッチング回路の絶対値回路の論
理回路図を示したものである。
理回路図を示したものである。
【図11】 本発明の決定回路の論理回路図を示したも
のである。
のである。
【図12】 本発明のエッジ検出動作を説明するための
動作タイミング図である。
動作タイミング図である。
10 第1遅延素子、20 第2遅延素子、30 3×
3ウィンド、40 平均値計算回路、50 3状態エン
コーダ回路、60〜63 内積回路、70〜73比較回
路、80 OR回路、90〜92,100〜102,1
10〜112レジスタ、121〜124,130,13
1,140,160,161 加算器、170〜171
比較器、180 インバータ、190 ORゲート
3ウィンド、40 平均値計算回路、50 3状態エン
コーダ回路、60〜63 内積回路、70〜73比較回
路、80 OR回路、90〜92,100〜102,1
10〜112レジスタ、121〜124,130,13
1,140,160,161 加算器、170〜171
比較器、180 インバータ、190 ORゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 明 贊奎 大韓民国京畿道富川市南區深谷1洞566 −1 極東アパート5−101 (56)参考文献 特開 昭62−133581(JP,A) 特開 昭63−155273(JP,A) 特開 昭61−52777(JP,A) 特開 昭62−262180(JP,A) (58)調査した分野(Int.Cl.6,DB名) G06F 15/68 G06F 15/70
Claims (11)
- 【請求項1】 入力された画素データを3×3のウィン
ドで切り出す段階と、 前記3×3のウィンドに含まれる9個の画素データのう
ち、中心画素を除く8個の画素データの平均値を計算す
る段階と、雑音除去のためのパラメータをεとしたとき、 中心画素
を除く前記3×3のウィンドに含まれる各画素の画素デ
ータが、前記平均値+εより大きいか、平均値+εと平
均値−εの間の値か、あるいは平均値−εより小さいか
を比較することにより、画素データを8個の3値データ
に変換する段階と、 前記8個の3値データと予め定められた4個のエッジパ
ターンとの内積を行うことによりマッチング状態を調べ
る段階と、 マッチングした数を求める段階と、 前記マッチングした数に応じてエッジであるか否かの判
断を行う決定段階とを備えたことを特徴とする画像処理
システムのエッジ検出方法。 - 【請求項2】 入力された画素データを3×3のウィン
ドで切り出す手段と、 前記3×3のウィンドに含まれる9個の画素データのう
ち、中心画素を除く8個の画素データの平均値を計算す
る平均値計算回路と、雑音除去のためのパラメータをεとしたとき、 中心画素
を除く前記3×3のウィンドに含まれる各画素の画素デ
ータが、前記平均値+εより大きいか、平均値+εと平
均値−εの間の値か、あるいは平均値−εより小さいか
を比較することにより、画素データを8個の3値データ
に変換する変換手段と、 前記8個の3値データと予め定められた4個のエッジパ
ターンとの内積を行うことによりマッチング状態を調べ
るマッチング手段と、 マッチングした数を求める手段と、 前記マッチングした数に応じてエッジであるか否かの判
断を行う決定手段とを備えたことを特徴とする画像処理
システムのエッジ検出装置。 - 【請求項3】 前記3値データの値は、2の補数表現で
それぞれ11,01,00であることを特徴とする請求
項2記載の画像処理システムのエッジ検出装置。 - 【請求項4】 前記予め定められた4個のエッジパター
ンは、3×3行列よりなることを特徴とする請求項2記
載の画像処理システムのエッジ検出装置。 - 【請求項5】 前記予め定められた4個のエッジパター
ンは、第1列が−1の値、第2列が0の値、第3列が1
の値を有する第1パターンと、第1行が−1の値、第2
行が0の値、第3行が1の値を有する第2パターンと、
第1行が−1,−1,0の値、第2行が−1,0,1の
値、第3行が0,1,1の値を有する第3パターンと、
第1行が0,−1,−1の値、第2行が1,0,−1の
値、第3行が1,1,0の値を有する第4パターンを具
備したことを特徴とする請求項4記載の画像処理システ
ムのエッジ検出装置。 - 【請求項6】 前記3状態値と前記第1パターンの前記
内積回路は前記3状態値の第1,第4,第7値の上位ビ
ットをそれぞれ反転するための3個のインバータと、 前記3状態値の第1,第4,第7値の下位ビットと前記
3個のインバータの出力信号を論理的に掛けるための3
個のANDゲートと、 符号拡張により前記3状態値の
第3,第6,第9値と前記3個のANDゲートの出力信
号を加えるための第8の5個組加算器と、 前記第8の5個組加算器の最後の出力信号が陰の値のと
き絶対値を得るための絶対値回路を具備したことを特徴
とする請求項5記載の画像処理システムのエッジ検出装
置。 - 【請求項7】 前記3状態値と前記第2パターンの前記
内積回路は前記3状態値の第1,第2,第3値の上位ビ
ットをそれぞれ反転するための3個のインバータと、 前記3状態値の第1,第2,第3値の下位ビットと前記
3個のインバータの出力信号を論理的にかけるための3
個のANDゲートと、 符号拡張により前記3個のANDゲートの出力信号と前
記3状態値の第7,第8,第9値を加えるための第9の
5個組加算器と、 前記第9の5個組加算器の最終出力信号が陰の値のとき
絶対値を得るための絶対値回路を具備したことを特徴と
する請求項6記載の画像処理システムのエッジ検出装
置。 - 【請求項8】 前記3状態値と前記第3パターンの前記
内積回路は前記3状態値の第1,第2,第4値の上位ビ
ットをそれぞれ反転するための3個のインバータと、 前記3状態値の第1,第2,第4値の下位ビットと前記
3個のインバータの出力信号を論理的にかけるための3
個のANDゲートと、 符号拡張により前記3状態値の第6,第8,第9値と前
記3個のANDゲートの出力信号を加えるための第10
の5個組加算器と、 前記第10の5個組加算器の最終出力信号が陰の値のと
き絶対値を得るための絶対値回路を具備したことを特徴
とする請求項7記載の画像処理システムのエッジ検出装
置。 - 【請求項9】 前記3状態値と前記第4パターンの前記
内積回路は前記3状態値の第2,第3,第6値の上位ビ
ットをそれぞれ反転するための3個のインバータと、 前記3状態値の第2,第3,第6値の下位ビットと前記
3個のインバータの出力信号を論理的にかけるための3
個のANDゲートと、 符号拡張により前記3状態値の第4,第7,第8値と前
記3個のANDゲートの出力信号を加えるための第11
の5個組加算器と、 前記第11の5個組加算器の最終出力信号が陰の値のと
き絶対値を得るための絶対値回路を具備したことを特徴
とする請求項8記載の画像処理システムのエッジ検出装
置。 - 【請求項10】 前記絶対値回路は、入力される4ビッ
ト信号の下位2ビットを論理和するORゲートと前記O
Rゲートの出力信号と前記4ビットのうち最上位ビット
を入力する第1NANDゲートと前記入力された4ビッ
トのうち最上位ビットと最下位ビットを入力する第2N
ANDゲートと前記入力された4ビットのうち上位から
2番目ビット信号と前記第1NANDの出力信号を入力
する第1EXNORゲートと前記4ビットのうち下位か
ら2番目ビット信号と前記第2NANDゲートの出力信
号を入力する第2EXNORゲートより構成され前記第
1EXNORゲートの出力が絶対値最上位ビットであ
り、前記第2EXNORゲートの出力が絶対値中のビッ
トであり、前記第8加算器の最下位ビット信号が絶対値
の最下位ビットであることを特徴とする請求項9記載の
画像処理システムのエッジ検出装置。 - 【請求項11】 前記決定手段は、前記4個の絶対値回
路の出力信号と与えられたスレショルド値をそれぞれ入
力する第3の4個比較回路と前記第3の4個組比較回路
の出力信号の2個ずつを論理和する2個のORゲートと
前記2個のORゲートの出力信号を論理和するORゲー
トより構成されることを特徴とする請求項10記載の画
像処理システムのエッジ検出装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1991-004871 | 1991-03-28 | ||
KR1019910004871A KR940007346B1 (ko) | 1991-03-28 | 1991-03-28 | 화상 처리 시스템의 엣지 검출 장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04312184A JPH04312184A (ja) | 1992-11-04 |
JP2977969B2 true JP2977969B2 (ja) | 1999-11-15 |
Family
ID=19312579
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (10)
Country | Link |
---|---|
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JP (1) | JP2977969B2 (ja) |
KR (1) | KR940007346B1 (ja) |
CN (1) | CN1079555C (ja) |
DE (1) | DE4131778C2 (ja) |
FR (1) | FR2674653B1 (ja) |
GB (1) | GB2254217B (ja) |
IT (1) | IT1251897B (ja) |
RU (1) | RU2020582C1 (ja) |
TW (1) | TW211609B (ja) |
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