JPS6136876A - 画像情報のマスク処理回路 - Google Patents
画像情報のマスク処理回路Info
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- JPS6136876A JPS6136876A JP16002084A JP16002084A JPS6136876A JP S6136876 A JPS6136876 A JP S6136876A JP 16002084 A JP16002084 A JP 16002084A JP 16002084 A JP16002084 A JP 16002084A JP S6136876 A JPS6136876 A JP S6136876A
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- 238000000034 method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 11
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000003909 pattern recognition Methods 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T5/00—Image enhancement or restoration
- G06T5/20—Image enhancement or restoration using local operators
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
- G06V30/00—Character recognition; Recognising digital ink; Document-oriented image-based pattern recognition
- G06V30/10—Character recognition
- G06V30/20—Combination of acquisition, preprocessing or recognition functions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
- G06V30/00—Character recognition; Recognising digital ink; Document-oriented image-based pattern recognition
- G06V30/10—Character recognition
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Vision & Pattern Recognition (AREA)
- Multimedia (AREA)
- Image Processing (AREA)
- Character Input (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、画像情報のマスク処理回路に関し、特に、ハ
ードウェアを大幅に減少させ、かつ処理速度を向上させ
ることが可能なマスク処理回路に関するものである。
ードウェアを大幅に減少させ、かつ処理速度を向上させ
ることが可能なマスク処理回路に関するものである。
従来技術
文字認識、パターン認識等を含も画像処理においては、
ノイズ除法、輪郭識別等のために、画像情報をマスク・
スキャンで3×3、または5X5のマスクにより処理を
行っている。
ノイズ除法、輪郭識別等のために、画像情報をマスク・
スキャンで3×3、または5X5のマスクにより処理を
行っている。
従来よりマスク処理は2つの方法が用いられている。そ
の1つは、第5図に示すように、34×34画素あるい
は64X64画素等からなるイメージ・メモリ1におい
て、任意の1注目画素■を中心にして、3×3画素をと
り、注目画素■の周囲の8画素a、b、o、 ・・・
hを読み出して所定の処理を行い、次に注目画素を防接
画素θに移してその周囲の8画素を読み出し、この処理
を全画素について繰り返す方法である。
の1つは、第5図に示すように、34×34画素あるい
は64X64画素等からなるイメージ・メモリ1におい
て、任意の1注目画素■を中心にして、3×3画素をと
り、注目画素■の周囲の8画素a、b、o、 ・・・
hを読み出して所定の処理を行い、次に注目画素を防接
画素θに移してその周囲の8画素を読み出し、この処理
を全画素について繰り返す方法である。
この方法は、イメージ・メモリlの34X34画素ある
いは64X64画素のすべての画素について、それぞれ
8回の読み出しを繰り返すため、処理時間が長くなる欠
点がある。
いは64X64画素のすべての画素について、それぞれ
8回の読み出しを繰り返すため、処理時間が長くなる欠
点がある。
他の1つは、第6図に示すように、2個のシフトレジス
タ5と9個の1ビツト・レジスタ養と変換テーブルのR
OM5とを用いて、八−ドウエアで3×3IiIi素を
順次移動して読み出す方法である。
タ5と9個の1ビツト・レジスタ養と変換テーブルのR
OM5とを用いて、八−ドウエアで3×3IiIi素を
順次移動して読み出す方法である。
すなわち、32X32画素からなるイメージ・メモリ1
に対して、X方向にa、b、c・・・の順序で1画素ず
つ読み出して29ビツトシフト・レジスタ3に詰めて行
く。次に、X方向の行d、e。
に対して、X方向にa、b、c・・・の順序で1画素ず
つ読み出して29ビツトシフト・レジスタ3に詰めて行
く。次に、X方向の行d、e。
f、・・・の順序で読み出して行く。以下同じ処理を繰
り返すと、67回目(32X2X3)にa。
り返すと、67回目(32X2X3)にa。
b、o・・・h、i、jの画素が3×3マスク処理用の
1ビツト・レジスタ4に格納される。そのとき、3×3
個の1ビツト・レジスタ生の8出力■〜■を取り出し、
変換テーブルROM50入力に導くことKより、その人
力をアドレスとするROMの内容が読み出される。例え
ば、ノイズ除去のだめの前処理においては、3X3画素
の中心画素が”1″(黒)であっても、その周囲の8画
素のうち6画素がO″(白)であれば、中心画素は”O
″(白)とするように決めておくと、ROM5への入力
■〜■が”00011000”であるとき、変換テーブ
ルによって出力”0″(中心画素)が与えられる。
1ビツト・レジスタ4に格納される。そのとき、3×3
個の1ビツト・レジスタ生の8出力■〜■を取り出し、
変換テーブルROM50入力に導くことKより、その人
力をアドレスとするROMの内容が読み出される。例え
ば、ノイズ除去のだめの前処理においては、3X3画素
の中心画素が”1″(黒)であっても、その周囲の8画
素のうち6画素がO″(白)であれば、中心画素は”O
″(白)とするように決めておくと、ROM5への入力
■〜■が”00011000”であるとき、変換テーブ
ルによって出力”0″(中心画素)が与えられる。
第6図において、以後、次の画素を読み出してシフトレ
ジスタ3に詰めていけば、3×3マスクが、イメージ・
メモリ1内をX方向に移動していくことになる。
ジスタ3に詰めていけば、3×3マスクが、イメージ・
メモリ1内をX方向に移動していくことになる。
しかし、第6図の方法では、シフトレジスタ3に使用す
る部品が多くなる。特に、イメージ、メモリ1の容量が
64X64画素、128X128画素等と増加していく
に伴い、著しく部品数が増大するという欠点がある。
る部品が多くなる。特に、イメージ、メモリ1の容量が
64X64画素、128X128画素等と増加していく
に伴い、著しく部品数が増大するという欠点がある。
目 的
本発明の目的は、これら従来の欠点を改善し、使用部品
数を減少でき、かつ従来に比べて処理速度を向上できる
画像情報のマスク処理回路を提供することにある。
数を減少でき、かつ従来に比べて処理速度を向上できる
画像情報のマスク処理回路を提供することにある。
構 成
上記目的を達成するため、本発明による画像情報のマス
ク処理回路は、イメージ情報格納メモリの画素データを
(2!l+1)X (2n+1)画素でマスク処理する
回路において、上記メモリに格納された画素データを2
次元でアクセスする手段と、該アクセスごとに、読み出
された(2n+1)個の画素データをシリアルにシフト
する第1のシフトレジスタと、該第1のシフトレジスタ
の各出力をメモリ読み出し信号の最初の信号に同期して
シフトする2A列の第2のシフトレジスタとを有するこ
とに特徴がある。
ク処理回路は、イメージ情報格納メモリの画素データを
(2!l+1)X (2n+1)画素でマスク処理する
回路において、上記メモリに格納された画素データを2
次元でアクセスする手段と、該アクセスごとに、読み出
された(2n+1)個の画素データをシリアルにシフト
する第1のシフトレジスタと、該第1のシフトレジスタ
の各出力をメモリ読み出し信号の最初の信号に同期して
シフトする2A列の第2のシフトレジスタとを有するこ
とに特徴がある。
以下、本発明の構成を、実施例により説明する。
第1図は、本発明の一実施例を示す3×3マスク処理回
路のブロック構成図であり、第2図は、第1図のイメー
ジ・メモリの各画素を示す図である。
路のブロック構成図であり、第2図は、第1図のイメー
ジ・メモリの各画素を示す図である。
第1図のマスク処理回路は、マイク四プロセッサで構成
されるコントロール回路103とイメージ・メモリ10
0の他に、2個のカウンタ101゜102とシフト・レ
ジスタを構成する9個の7リツプ・フロップ104〜1
12よりなる。
されるコントロール回路103とイメージ・メモリ10
0の他に、2個のカウンタ101゜102とシフト・レ
ジスタを構成する9個の7リツプ・フロップ104〜1
12よりなる。
コントロール回路103からカウンタ101と102に
はそれぞれコントロール信号10〜12゜13〜15が
、またイメージ・メモリ100にはリード信号16とラ
イト信号17が、フリップ・フロップ104〜l12に
はコントロール信号18.19が、それぞれ送出されて
いる。
はそれぞれコントロール信号10〜12゜13〜15が
、またイメージ・メモリ100にはリード信号16とラ
イト信号17が、フリップ・フロップ104〜l12に
はコントロール信号18.19が、それぞれ送出されて
いる。
コントロール信号10.13は初期セット用のカウンタ
値クリア信号、コントロール信号11゜14は+1のイ
ンクリメント信号、フントロール信号12.15は−l
のデクリメント信号に、それぞれ対応させる。
値クリア信号、コントロール信号11゜14は+1のイ
ンクリメント信号、フントロール信号12.15は−l
のデクリメント信号に、それぞれ対応させる。
カウンタ101は、イメージ・メモリ100を第2図に
示すX方向にカウントするものであり、カウンタ102
はY方向にカウントするものである。イメージ・メモリ
100のA0〜A、、A、〜A9 は、それぞれX方
向、Y方向の位置(アドレス)を示す入力であり、それ
らのアドレスが示す座標位置の画素が出力端子りから出
力されて、シフト・レジスタを構成するD型フリップ・
フロラ7’104〜112に送られる。各フリップ・7
0ツブ104〜112は、コントロール信号18゜19
0各立上りでD入力の信号をセットする。
示すX方向にカウントするものであり、カウンタ102
はY方向にカウントするものである。イメージ・メモリ
100のA0〜A、、A、〜A9 は、それぞれX方
向、Y方向の位置(アドレス)を示す入力であり、それ
らのアドレスが示す座標位置の画素が出力端子りから出
力されて、シフト・レジスタを構成するD型フリップ・
フロラ7’104〜112に送られる。各フリップ・7
0ツブ104〜112は、コントロール信号18゜19
0各立上りでD入力の信号をセットする。
第2図に示すように、実際のイメージ・メモリ100に
は、32X32画素の上下左右に1列ずつ”O″(白)
を格納したエリアが設けられるので、合計34X34画
素分のデータが読み出される。
は、32X32画素の上下左右に1列ずつ”O″(白)
を格納したエリアが設けられるので、合計34X34画
素分のデータが読み出される。
先ず、Xo。を中心画素とする3×3画素を読み出すた
めに、カウンタ101,102を信号10゜13で0ク
リアすると同時に、リード信号16を1″にしてイメー
ジ・メモリ100のD端子よりO″を読み出し、次に、
コントロール信914でカウンタ102の値を+1して
D端子より”0”を読み出し、さらにコントロール信号
14でカウンタ102の値を+1して“0″′を読み出
す。このようにして、最初のY方向の1列目の”0,0
.0″が読み出される。
めに、カウンタ101,102を信号10゜13で0ク
リアすると同時に、リード信号16を1″にしてイメー
ジ・メモリ100のD端子よりO″を読み出し、次に、
コントロール信914でカウンタ102の値を+1して
D端子より”0”を読み出し、さらにコントロール信号
14でカウンタ102の値を+1して“0″′を読み出
す。このようにして、最初のY方向の1列目の”0,0
.0″が読み出される。
第3図は、第1図の動作タイム・チャートである。
第3図に示すように、リード信号16でイメージ・メモ
リ100から画素を読み出すどと罠、信号18をフリッ
プ・フロップ104,107.110に送って、Y方向
の3画素をセットさせる。
リ100から画素を読み出すどと罠、信号18をフリッ
プ・フロップ104,107.110に送って、Y方向
の3画素をセットさせる。
そして、3画素を読み出すごとに、信号19を2Mlと
3列目のフリップ・フロップ105,108.111,
106,109.112に送ッテ、順次データのシフト
動作を行わせる。
3列目のフリップ・フロップ105,108.111,
106,109.112に送ッテ、順次データのシフト
動作を行わせる。
第2図の最初の3×3画素のうちの2列目の3画素を読
み出すには、カウンタ101を+1し、カウンタ102
を−2、つまり信号15を2回送って上段の画素”0°
′を、次に、信号14を1回送って中段の画素X。、。
み出すには、カウンタ101を+1し、カウンタ102
を−2、つまり信号15を2回送って上段の画素”0°
′を、次に、信号14を1回送って中段の画素X。、。
を、次に信号14を1回送って下段の画素X。)、を、
そねぞれ指定する。
そねぞれ指定する。
2列目が読み出されたとき、0.χ0.。、χ0,1は
フリツy”−y’csツブ110.107.104に、
また1列目の3画素0.0.0はフリップ・フロラ7’
lll、108,105に、それぞれシフトされる。
フリツy”−y’csツブ110.107.104に、
また1列目の3画素0.0.0はフリップ・フロラ7’
lll、108,105に、それぞれシフトされる。
さらに、3列目の3画素を読み出すkは、カウンタ10
1を+1し、カウンタ102を−2した後、順次+1.
+1すればよい。このとき、3列目の3画素O1χ
、X はフリップ・フロラ1.0 1,1 プ110,107,104に、2列目の3画素O2”0
. Ol ”0. lはフリップ・フロップ111,1
08.105K、1列目の3画素0,0.0はフリップ
・フロップ112,109.106に、それぞれセット
される。
1を+1し、カウンタ102を−2した後、順次+1.
+1すればよい。このとき、3列目の3画素O1χ
、X はフリップ・フロラ1.0 1,1 プ110,107,104に、2列目の3画素O2”0
. Ol ”0. lはフリップ・フロップ111,1
08.105K、1列目の3画素0,0.0はフリップ
・フロップ112,109.106に、それぞれセット
される。
3×3画素が9個のフリップ・フロップ104〜112
にセットされたならば、出力端子よりデータを取り出し
て、第6図に示したように変換テーブル(ROM)5等
により処理を行う。
にセットされたならば、出力端子よりデータを取り出し
て、第6図に示したように変換テーブル(ROM)5等
により処理を行う。
瞬接する3×3画素を読み出すには、X方向に+1して
、前と同じ処理な行えば、フリップ・フロップ104〜
112にはX工、。を中心画素とする5×3画素がセッ
トされる。
、前と同じ処理な行えば、フリップ・フロップ104〜
112にはX工、。を中心画素とする5×3画素がセッ
トされる。
このような処理を繰り返して、X を中心面81.0
素とする3×3画素まで処理が終了したならば、次に最
初の列に戻り (X方向に−33する)、Y方向に1行
ずれた点より再び処理を開始し、先ず工。9、を中心画
素とする3×3画素を読み出す。
初の列に戻り (X方向に−33する)、Y方向に1行
ずれた点より再び処理を開始し、先ず工。9、を中心画
素とする3×3画素を読み出す。
第4図は、本発明の他の実施例を示すマスク処理回路の
要部構成図である。
要部構成図である。
第1図の実施例において、コントロール回路lO3から
出力される信号10〜19は、すべてマイクロプロセッ
サがプログラムを実行することkより送出される。第1
図の方法では、3×3画素のうちの次の列に移るとき、
カウンタ102の値を2画素分戻すために、信号15を
2回送出して−1,−1の動作を行うので、2命令を実
行しなければならず、l命令分だけ余分に時間が必要と
なる。
出力される信号10〜19は、すべてマイクロプロセッ
サがプログラムを実行することkより送出される。第1
図の方法では、3×3画素のうちの次の列に移るとき、
カウンタ102の値を2画素分戻すために、信号15を
2回送出して−1,−1の動作を行うので、2命令を実
行しなければならず、l命令分だけ余分に時間が必要と
なる。
第4図の実施例では、上記不具合を解消することができ
るようにしている〇 第4図に示す部分は、第1図に示すフリップ・フロップ
104,107,110とイメージ・メモリ1000間
に挿入設置される論理ゲート113〜115である。す
なわち、第4図の実施例においては、第2図のイメージ
・メモリから3×3画素を読み出す場合、最初の列は上
から下へ、2列目は下から上へ、3列目は上から下へと
いう順序でジグザグに読み出すことにより、カウンタ1
02を−2するための命令を除き、その分だけ処理を高
速にする。
るようにしている〇 第4図に示す部分は、第1図に示すフリップ・フロップ
104,107,110とイメージ・メモリ1000間
に挿入設置される論理ゲート113〜115である。す
なわち、第4図の実施例においては、第2図のイメージ
・メモリから3×3画素を読み出す場合、最初の列は上
から下へ、2列目は下から上へ、3列目は上から下へと
いう順序でジグザグに読み出すことにより、カウンタ1
02を−2するための命令を除き、その分だけ処理を高
速にする。
すなわち、第4図に示す方法では、カウンタ102の+
1と−1の各信号14.15によりフリップ・フロップ
間をシフトするデータの流れをコントロールする。例え
ば、第2図の2列目のY方向にQ、X、X とアク
セスした後は、3列O1・ 0. 1 目をアクセスするためにカウンタ101を+1してX
を読み出し、次にカウンタlQ2を−11,1 してχ、、。を読み出し、次にカウンタ102を=1し
て0を読み出すのである。
1と−1の各信号14.15によりフリップ・フロップ
間をシフトするデータの流れをコントロールする。例え
ば、第2図の2列目のY方向にQ、X、X とアク
セスした後は、3列O1・ 0. 1 目をアクセスするためにカウンタ101を+1してX
を読み出し、次にカウンタlQ2を−11,1 してχ、、。を読み出し、次にカウンタ102を=1し
て0を読み出すのである。
第4図の20は、カウンタ102を+1する信号14に
接続されており、信号14が”1”にな2とHI I+
となる。また、第4図の21は、カウンタ102を−1
する信号15に接続されており、信号15が”1”にな
ると“1″となる。したがって、前述のように、第2図
の2列目のY方向にO1! 6.。l”0.lをアクセ
スするときには、カウンター02に信号14を2回送出
するので、第4図の信号20が”1″”となり、論理ゲ
ート113〜115のアンドゲートαを開く。したがっ
て、イメージ・メモリー00のD端子から読み出された
画素0 + xr ” はそれぞれ論理ゲート11
3の0.0 0,1 α、114のα、115のαを通過して、フリツ・ブ・
70ツブ110,107,104にセットされる。次に
、第2図の3列目のY方向に、下から上に向って”1.
11 ”1,010をアクセスするときには、カウンタ
ー02に信号]5を2回送出する! ので、第4図の信号21が”1”となり、論理ゲート1
13〜115のアンドゲートβを開く。したがって、イ
メージ・メモリー00のD端子から読み出された画素I
工、11 1,610は、それぞれ論理ゲート115の
β、114のβ、113のβを通過して、フリップ・プ
ロップ104.lO’7゜110にセットされる。フリ
ップ・フロップ104〜112にセットされる位置は、
第1図の場合と全く同一である。
接続されており、信号14が”1”にな2とHI I+
となる。また、第4図の21は、カウンタ102を−1
する信号15に接続されており、信号15が”1”にな
ると“1″となる。したがって、前述のように、第2図
の2列目のY方向にO1! 6.。l”0.lをアクセ
スするときには、カウンター02に信号14を2回送出
するので、第4図の信号20が”1″”となり、論理ゲ
ート113〜115のアンドゲートαを開く。したがっ
て、イメージ・メモリー00のD端子から読み出された
画素0 + xr ” はそれぞれ論理ゲート11
3の0.0 0,1 α、114のα、115のαを通過して、フリツ・ブ・
70ツブ110,107,104にセットされる。次に
、第2図の3列目のY方向に、下から上に向って”1.
11 ”1,010をアクセスするときには、カウンタ
ー02に信号]5を2回送出する! ので、第4図の信号21が”1”となり、論理ゲート1
13〜115のアンドゲートβを開く。したがって、イ
メージ・メモリー00のD端子から読み出された画素I
工、11 1,610は、それぞれ論理ゲート115の
β、114のβ、113のβを通過して、フリップ・プ
ロップ104.lO’7゜110にセットされる。フリ
ップ・フロップ104〜112にセットされる位置は、
第1図の場合と全く同一である。
このように、第1図、第4図の実施例では、第6図に示
す従来−に比べて大幅に部品を減少できるとともに、第
5図に示す従来例に比べて8×3倍、つまり約3倍に処
理速度を向上させることができる。
す従来−に比べて大幅に部品を減少できるとともに、第
5図に示す従来例に比べて8×3倍、つまり約3倍に処
理速度を向上させることができる。
効 果
以上述べたように、本発明によれば、従来に比べ使用部
品数を減少し、かつ処理速度を向上できルノで、3×3
のマスクでは勿論のこと、5×5のマスク処理回路に適
用すれば、特に有効である。
品数を減少し、かつ処理速度を向上できルノで、3×3
のマスクでは勿論のこと、5×5のマスク処理回路に適
用すれば、特に有効である。
第1図は本発明の一実施例を示す3×3マスク処理回路
のブロック図、第2図は第1図のイメージ・メモリの画
素配置図、第3図は第1図の動作タイムチャート、第4
図は本発明の他の実施例を示すマスク処理回路の要部構
成図である。 100 :イメージ・メモリ、101,102:カウン
タ、10〜21:コントロール信号、104〜112:
フリップ・フロップ、103:コントロール回路、11
3〜115:論理ゲート。 第 1 図 第2図 第 3 図 f、’4; 18−じ−工r−−−−−−]」−七−−
第 4 図 第 5 図 手続補正書(方式) %式% 2、 発明の名称 画像情報のマスク処理回路3 補
正をする者 事件と。関係 特許出願人 4代理人 6 補正により増加する発明の数 な し7・
補″EF)対象 7 、、。 「図面の簡単な説明」の欄 、′ (1)明細側13頁12行〜16行の[第1図は本発明
の・中構成図である。」を次のように補正する。 「第1図は本発明の一実施例を示す3×3マスク処理回
路のブロック図、第2図は第1図のイメージ・メモリの
画素配置図、第3図は第1図の動作タイムチャート、第
4図は本発明の他の実施例を示すマスク処理回路の要部
構成図、第5図および第6図はそれぞれ従来のマスク処
理方法の一例を示す図である。」
のブロック図、第2図は第1図のイメージ・メモリの画
素配置図、第3図は第1図の動作タイムチャート、第4
図は本発明の他の実施例を示すマスク処理回路の要部構
成図である。 100 :イメージ・メモリ、101,102:カウン
タ、10〜21:コントロール信号、104〜112:
フリップ・フロップ、103:コントロール回路、11
3〜115:論理ゲート。 第 1 図 第2図 第 3 図 f、’4; 18−じ−工r−−−−−−]」−七−−
第 4 図 第 5 図 手続補正書(方式) %式% 2、 発明の名称 画像情報のマスク処理回路3 補
正をする者 事件と。関係 特許出願人 4代理人 6 補正により増加する発明の数 な し7・
補″EF)対象 7 、、。 「図面の簡単な説明」の欄 、′ (1)明細側13頁12行〜16行の[第1図は本発明
の・中構成図である。」を次のように補正する。 「第1図は本発明の一実施例を示す3×3マスク処理回
路のブロック図、第2図は第1図のイメージ・メモリの
画素配置図、第3図は第1図の動作タイムチャート、第
4図は本発明の他の実施例を示すマスク処理回路の要部
構成図、第5図および第6図はそれぞれ従来のマスク処
理方法の一例を示す図である。」
Claims (2)
- (1)イメージ情報格納メモリの画素データを(2n+
1)×(2n+1)画素でマスク処理する回路において
、上記メモリに格納された画素データを2次元でアクセ
スする手段と、該アクセスごとに、読み出された(2n
+1)個の画素データをシリアルにシフトする第1のシ
フトレジスタと、該第1のシフトレジスタの各出力をメ
モリ読み出し信号の最初の信号に同期してシフトする2
n列の第2のシフトレジスタとを有することを特徴とす
る画像情報のマスク処理回路。 - (2)前記第1のシフトレジスタは、メモリを2次元で
アクセスする手段のうちY方向アドレス・カウンタのイ
ンクリメントまたはデクリメント信号に対応して、デー
タのシフト方向を制御するようにしたことを特徴とする
特許請求の範囲第1項記載の画像情報のマスク処理回路
。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16002084A JPS6136876A (ja) | 1984-07-30 | 1984-07-30 | 画像情報のマスク処理回路 |
US06/759,323 US4710965A (en) | 1984-07-30 | 1985-07-26 | Image data masking device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16002084A JPS6136876A (ja) | 1984-07-30 | 1984-07-30 | 画像情報のマスク処理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6136876A true JPS6136876A (ja) | 1986-02-21 |
Family
ID=15706236
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16002084A Pending JPS6136876A (ja) | 1984-07-30 | 1984-07-30 | 画像情報のマスク処理回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4710965A (ja) |
JP (1) | JPS6136876A (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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DE3708795C2 (de) * | 1987-03-18 | 1995-08-03 | Gsf Forschungszentrum Umwelt | Verfahren zur Größenselektion in Videoechtzeit |
US5136662A (en) * | 1988-12-13 | 1992-08-04 | Matsushita Electric Industrial Co., Ltd. | Image processor for sequential processing of successive regions of an image |
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US5402504A (en) * | 1989-12-08 | 1995-03-28 | Xerox Corporation | Segmentation of text styles |
KR940007346B1 (ko) * | 1991-03-28 | 1994-08-13 | 삼성전자 주식회사 | 화상 처리 시스템의 엣지 검출 장치 |
JPH05328121A (ja) * | 1992-05-20 | 1993-12-10 | Ricoh Co Ltd | 画像処理方法およびその装置 |
JP3072721B2 (ja) * | 1997-08-28 | 2000-08-07 | インターナショナル・ビジネス・マシーンズ・コーポレ−ション | イメージ処理方法及び装置、イメージ処理プログラムを格納する記憶媒体 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US4414685A (en) * | 1979-09-10 | 1983-11-08 | Sternberg Stanley R | Method and apparatus for pattern recognition and detection |
US4446459A (en) * | 1981-02-18 | 1984-05-01 | The United States Of America As Represented By The Administrator Of The National Aeronautics & Space Administration | Digital interface for bi-directional communication between a computer and a peripheral device |
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US4610026A (en) * | 1982-04-30 | 1986-09-02 | Hitachi, Ltd. | Method of and apparatus for enlarging/reducing two-dimensional images |
DE3322705A1 (de) * | 1983-06-24 | 1985-01-10 | Fa. Carl Zeiss, 7920 Heidenheim | Verfahren und schaltungsanordnung zur videoschnellen bestimmung des medianwertes eines auswertefensters |
-
1984
- 1984-07-30 JP JP16002084A patent/JPS6136876A/ja active Pending
-
1985
- 1985-07-26 US US06/759,323 patent/US4710965A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US4710965A (en) | 1987-12-01 |
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