JPS6136876A - 画像情報のマスク処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、画像情報のマスク処理回路に関し、特に、ハ
ードウェアを大幅に減少させ、かつ処理速度を向上させ
ることが可能なマスク処理回路に関するものである。

従来技術 文字認識、パターン認識等を含も画像処理においては、
ノイズ除法、輪郭識別等のために、画像情報をマスク・
スキャンで３×３、または５Ｘ５のマスクにより処理を
行っている。

従来よりマスク処理は２つの方法が用いられている。そ
の１つは、第５図に示すように、３４×３４画素あるい
は６４Ｘ６４画素等からなるイメージ・メモリ１におい
て、任意の１注目画素■を中心にして、３×３画素をと
り、注目画素■の周囲の８画素ａ、ｂ、ｏ、　　・・・
ｈを読み出して所定の処理を行い、次に注目画素を防接
画素θに移してその周囲の８画素を読み出し、この処理
を全画素について繰り返す方法である。

この方法は、イメージ・メモリｌの３４Ｘ３４画素ある
いは６４Ｘ６４画素のすべての画素について、それぞれ
８回の読み出しを繰り返すため、処理時間が長くなる欠
点がある。

他の１つは、第６図に示すように、２個のシフトレジス
タ５と９個の１ビツト・レジスタ養と変換テーブルのＲ
ＯＭ５とを用いて、八−ドウエアで３×３ＩｉＩｉ素を
順次移動して読み出す方法である。

すなわち、３２Ｘ３２画素からなるイメージ・メモリ１
に対して、Ｘ方向にａ、ｂ、ｃ・・・の順序で１画素ず
つ読み出して２９ビツトシフト・レジスタ３に詰めて行
く。次に、Ｘ方向の行ｄ、ｅ。

ｆ、・・・の順序で読み出して行く。以下同じ処理を繰
り返すと、６７回目（３２Ｘ２Ｘ３）にａ。

ｂ、ｏ・・・ｈ、ｉ、ｊの画素が３×３マスク処理用の
１ビツト・レジスタ４に格納される。そのとき、３×３
個の１ビツト・レジスタ生の８出力■〜■を取り出し、
変換テーブルＲＯＭ５０入力に導くことＫより、その人
力をアドレスとするＲＯＭの内容が読み出される。例え
ば、ノイズ除去のだめの前処理においては、３Ｘ３画素
の中心画素が”１″（黒）であっても、その周囲の８画
素のうち６画素がＯ″（白）であれば、中心画素は”Ｏ
″（白）とするように決めておくと、ＲＯＭ５への入力
■〜■が”０００１１０００”であるとき、変換テーブ
ルによって出力”０″（中心画素）が与えられる。

第６図において、以後、次の画素を読み出してシフトレ
ジスタ３に詰めていけば、３×３マスクが、イメージ・
メモリ１内をＸ方向に移動していくことになる。

しかし、第６図の方法では、シフトレジスタ３に使用す
る部品が多くなる。特に、イメージ、メモリ１の容量が
６４Ｘ６４画素、１２８Ｘ１２８画素等と増加していく
に伴い、著しく部品数が増大するという欠点がある。

目　　　的 本発明の目的は、これら従来の欠点を改善し、使用部品
数を減少でき、かつ従来に比べて処理速度を向上できる
画像情報のマスク処理回路を提供することにある。

構　　成 上記目的を達成するため、本発明による画像情報のマス
ク処理回路は、イメージ情報格納メモリの画素データを
（２！ｌ＋１）Ｘ　（２ｎ＋１）画素でマスク処理する
回路において、上記メモリに格納された画素データを２
次元でアクセスする手段と、該アクセスごとに、読み出
された（２ｎ＋１）個の画素データをシリアルにシフト
する第１のシフトレジスタと、該第１のシフトレジスタ
の各出力をメモリ読み出し信号の最初の信号に同期して
シフトする２Ａ列の第２のシフトレジスタとを有するこ
とに特徴がある。

以下、本発明の構成を、実施例により説明する。

第１図は、本発明の一実施例を示す３×３マスク処理回
路のブロック構成図であり、第２図は、第１図のイメー
ジ・メモリの各画素を示す図である。

第１図のマスク処理回路は、マイク四プロセッサで構成
されるコントロール回路１０３とイメージ・メモリ１０
０の他に、２個のカウンタ１０１゜１０２とシフト・レ
ジスタを構成する９個の７リツプ・フロップ１０４〜１
１２よりなる。

コントロール回路１０３からカウンタ１０１と１０２に
はそれぞれコントロール信号１０〜１２゜１３〜１５が
、またイメージ・メモリ１００にはリード信号１６とラ
イト信号１７が、フリップ・フロップ１０４〜ｌ１２に
はコントロール信号１８．１９が、それぞれ送出されて
いる。

コントロール信号１０．１３は初期セット用のカウンタ
値クリア信号、コントロール信号１１゜１４は＋１のイ
ンクリメント信号、フントロール信号１２．１５は−ｌ
のデクリメント信号に、それぞれ対応させる。

カウンタ１０１は、イメージ・メモリ１００を第２図に
示すＸ方向にカウントするものであり、カウンタ１０２
はＹ方向にカウントするものである。イメージ・メモリ
１００のＡ０〜Ａ、、Ａ、〜Ａ９　　は、それぞれＸ方
向、Ｙ方向の位置（アドレス）を示す入力であり、それ
らのアドレスが示す座標位置の画素が出力端子りから出
力されて、シフト・レジスタを構成するＤ型フリップ・
フロラ７’１０４〜１１２に送られる。各フリップ・７
０ツブ１０４〜１１２は、コントロール信号１８゜１９
０各立上りでＤ入力の信号をセットする。

第２図に示すように、実際のイメージ・メモリ１００に
は、３２Ｘ３２画素の上下左右に１列ずつ”Ｏ″（白）
を格納したエリアが設けられるので、合計３４Ｘ３４画
素分のデータが読み出される。

先ず、Ｘｏ。を中心画素とする３×３画素を読み出すた
めに、カウンタ１０１，１０２を信号１０゜１３で０ク
リアすると同時に、リード信号１６を１″にしてイメー
ジ・メモリ１００のＤ端子よりＯ″を読み出し、次に、
コントロール信９１４でカウンタ１０２の値を＋１して
Ｄ端子より”０”を読み出し、さらにコントロール信号
１４でカウンタ１０２の値を＋１して“０″′を読み出
す。このようにして、最初のＹ方向の１列目の”０，０
．０″が読み出される。

第３図は、第１図の動作タイム・チャートである。

第３図に示すように、リード信号１６でイメージ・メモ
リ１００から画素を読み出すどと罠、信号１８をフリッ
プ・フロップ１０４，１０７．１１０に送って、Ｙ方向
の３画素をセットさせる。

そして、３画素を読み出すごとに、信号１９を２Ｍｌと
３列目のフリップ・フロップ１０５，１０８．１１１，
１０６，１０９．１１２に送ッテ、順次データのシフト
動作を行わせる。

第２図の最初の３×３画素のうちの２列目の３画素を読
み出すには、カウンタ１０１を＋１し、カウンタ１０２
を−２、つまり信号１５を２回送って上段の画素”０°
′を、次に、信号１４を１回送って中段の画素Ｘ。、。

を、次に信号１４を１回送って下段の画素Ｘ。）、を、
そねぞれ指定する。

２列目が読み出されたとき、０．χ０．。、χ０，１は
フリツｙ”−ｙ’ｃｓツブ１１０．１０７．１０４に、
また１列目の３画素０．０．０はフリップ・フロラ７’
ｌｌｌ、１０８，１０５に、それぞれシフトされる。

さらに、３列目の３画素を読み出すｋは、カウンタ１０
１を＋１し、カウンタ１０２を−２した後、順次＋１．
＋１すればよい。このとき、３列目の３画素Ｏ１χ　　
、Ｘ　はフリップ・フロラ１．０　　　　１，１ プ１１０，１０７，１０４に、２列目の３画素Ｏ２”０
．　Ｏｌ　”０．　ｌはフリップ・フロップ１１１，１
０８．１０５Ｋ、１列目の３画素０，０．０はフリップ
・フロップ１１２，１０９．１０６に、それぞれセット
される。

３×３画素が９個のフリップ・フロップ１０４〜１１２
にセットされたならば、出力端子よりデータを取り出し
て、第６図に示したように変換テーブル（ＲＯＭ）５等
により処理を行う。

瞬接する３×３画素を読み出すには、Ｘ方向に＋１して
、前と同じ処理な行えば、フリップ・フロップ１０４〜
１１２にはＸ工、。を中心画素とする５×３画素がセッ
トされる。

このような処理を繰り返して、Ｘ　　を中心面８１．０ 素とする３×３画素まで処理が終了したならば、次に最
初の列に戻り　（Ｘ方向に−３３する）、Ｙ方向に１行
ずれた点より再び処理を開始し、先ず工。９、を中心画
素とする３×３画素を読み出す。

第４図は、本発明の他の実施例を示すマスク処理回路の
要部構成図である。

第１図の実施例において、コントロール回路ｌＯ３から
出力される信号１０〜１９は、すべてマイクロプロセッ
サがプログラムを実行することｋより送出される。第１
図の方法では、３×３画素のうちの次の列に移るとき、
カウンタ１０２の値を２画素分戻すために、信号１５を
２回送出して−１，−１の動作を行うので、２命令を実
行しなければならず、ｌ命令分だけ余分に時間が必要と
なる。

第４図の実施例では、上記不具合を解消することができ
るようにしている〇 第４図に示す部分は、第１図に示すフリップ・フロップ
１０４，１０７，１１０とイメージ・メモリ１０００間
に挿入設置される論理ゲート１１３〜１１５である。す
なわち、第４図の実施例においては、第２図のイメージ
・メモリから３×３画素を読み出す場合、最初の列は上
から下へ、２列目は下から上へ、３列目は上から下へと
いう順序でジグザグに読み出すことにより、カウンタ１
０２を−２するための命令を除き、その分だけ処理を高
速にする。

すなわち、第４図に示す方法では、カウンタ１０２の＋
１と−１の各信号１４．１５によりフリップ・フロップ
間をシフトするデータの流れをコントロールする。例え
ば、第２図の２列目のＹ方向にＱ、Ｘ、Ｘ　　　とアク
セスした後は、３列Ｏ１・　　　　０．　１ 目をアクセスするためにカウンタ１０１を＋１してＸ　
　を読み出し、次にカウンタｌＱ２を−１１，１ してχ、、。を読み出し、次にカウンタ１０２を＝１し
て０を読み出すのである。

第４図の２０は、カウンタ１０２を＋１する信号１４に
接続されており、信号１４が”１”にな２とＨＩ　Ｉ＋
となる。また、第４図の２１は、カウンタ１０２を−１
する信号１５に接続されており、信号１５が”１”にな
ると“１″となる。したがって、前述のように、第２図
の２列目のＹ方向にＯ１！　６．。ｌ”０．ｌをアクセ
スするときには、カウンター０２に信号１４を２回送出
するので、第４図の信号２０が”１″”となり、論理ゲ
ート１１３〜１１５のアンドゲートαを開く。したがっ
て、イメージ・メモリー００のＤ端子から読み出された
画素０　＋　ｘｒ　”　　　はそれぞれ論理ゲート１１
３の０．０　　　　０，１ α、１１４のα、１１５のαを通過して、フリツ・ブ・
７０ツブ１１０，１０７，１０４にセットされる。次に
、第２図の３列目のＹ方向に、下から上に向って”１．
１１　”１，０１０をアクセスするときには、カウンタ
ー０２に信号］５を２回送出する！ ので、第４図の信号２１が”１”となり、論理ゲート１
１３〜１１５のアンドゲートβを開く。したがって、イ
メージ・メモリー００のＤ端子から読み出された画素Ｉ
工、１１　１，６１０は、それぞれ論理ゲート１１５の
β、１１４のβ、１１３のβを通過して、フリップ・プ
ロップ１０４．ｌＯ’７゜１１０にセットされる。フリ
ップ・フロップ１０４〜１１２にセットされる位置は、
第１図の場合と全く同一である。

このように、第１図、第４図の実施例では、第６図に示
す従来−に比べて大幅に部品を減少できるとともに、第
５図に示す従来例に比べて８×３倍、つまり約３倍に処
理速度を向上させることができる。

効　　果 以上述べたように、本発明によれば、従来に比べ使用部
品数を減少し、かつ処理速度を向上できルノで、３×３
のマスクでは勿論のこと、５×５のマスク処理回路に適
用すれば、特に有効である。

【図面の簡単な説明】

第１図は本発明の一実施例を示す３×３マスク処理回路
のブロック図、第２図は第１図のイメージ・メモリの画
素配置図、第３図は第１図の動作タイムチャート、第４
図は本発明の他の実施例を示すマスク処理回路の要部構
成図である。 １００　：イメージ・メモリ、１０１，１０２：カウン
タ、１０〜２１：コントロール信号、１０４〜１１２：
フリップ・フロップ、１０３：コントロール回路、１１
３〜１１５：論理ゲート。 第　　　１　　　　図 第２図 第　　　　３　　　　図 ｆ、’４；　１８−じ−工ｒ−−−−−−］」−七−−
第　　　　４　　　図 第　　　５　　　図 手続補正書（方式） ％式％ ２、　発明の名称　　画像情報のマスク処理回路３　補
正をする者 事件と。関係　特許出願人 ４代理人 ６　補正により増加する発明の数　　　な　　　し７・
補″ＥＦ）対象　　　　　　　　　　　７　　、、。 「図面の簡単な説明」の欄　、′ （１）明細側１３頁１２行〜１６行の［第１図は本発明
の・中構成図である。」を次のように補正する。 「第１図は本発明の一実施例を示す３×３マスク処理回
路のブロック図、第２図は第１図のイメージ・メモリの
画素配置図、第３図は第１図の動作タイムチャート、第
４図は本発明の他の実施例を示すマスク処理回路の要部
構成図、第５図および第６図はそれぞれ従来のマスク処
理方法の一例を示す図である。」

Claims (2)

【特許請求の範囲】
1. （１）イメージ情報格納メモリの画素データを（２ｎ＋
   １）×（２ｎ＋１）画素でマスク処理する回路において
   、上記メモリに格納された画素データを２次元でアクセ
   スする手段と、該アクセスごとに、読み出された（２ｎ
   ＋１）個の画素データをシリアルにシフトする第１のシ
   フトレジスタと、該第１のシフトレジスタの各出力をメ
   モリ読み出し信号の最初の信号に同期してシフトする２
   ｎ列の第２のシフトレジスタとを有することを特徴とす
   る画像情報のマスク処理回路。
2. （２）前記第１のシフトレジスタは、メモリを２次元で
   アクセスする手段のうちＹ方向アドレス・カウンタのイ
   ンクリメントまたはデクリメント信号に対応して、デー
   タのシフト方向を制御するようにしたことを特徴とする
   特許請求の範囲第１項記載の画像情報のマスク処理回路
   。