JPH0133871B2 - - Google Patents
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- JPH0133871B2 JPH0133871B2 JP57079933A JP7993382A JPH0133871B2 JP H0133871 B2 JPH0133871 B2 JP H0133871B2 JP 57079933 A JP57079933 A JP 57079933A JP 7993382 A JP7993382 A JP 7993382A JP H0133871 B2 JPH0133871 B2 JP H0133871B2
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- 238000000034 method Methods 0.000 claims description 9
- 239000000284 extract Substances 0.000 claims description 4
- 230000006870 function Effects 0.000 claims description 3
- 238000003909 pattern recognition Methods 0.000 description 12
- 238000004422 calculation algorithm Methods 0.000 description 11
- 239000000470 constituent Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000000605 extraction Methods 0.000 description 3
- 239000000428 dust Substances 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
- G06V10/00—Arrangements for image or video recognition or understanding
- G06V10/20—Image preprocessing
- G06V10/34—Smoothing or thinning of the pattern; Morphological operations; Skeletonisation
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Multimedia (AREA)
- Theoretical Computer Science (AREA)
- Image Processing (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、パターン認識装置の構成要素である
一次元イメージセンサの出力データにおける微小
パターンの補正に好適なデータの平滑化方法に関
するものである。
一次元イメージセンサの出力データにおける微小
パターンの補正に好適なデータの平滑化方法に関
するものである。
近年、作業の自動化の一手法としてパターン認
識装置を用いたシステムが多方面にわたり用いら
れている。作業環境や被認識対象自身の特性によ
り被認識対象がよごれや傷等を含む場合には、そ
の認識パターンの中にそれらにより生じる微小パ
ターンを含むことがある。この微小パターンの抽
出には、一般に二つの撮像カメラを用いて対象パ
ターンと正常パターンを同時に撮像し、この映像
信号を比較する方式と、あらかじめ記憶しておい
た正常パターンと対象パターンの比較を行う方式
がある。しかし、前者は特性の一致したカメラを
得ることが難しく、場合によつては正常パターン
を同時に撮像できないということ、また後者は正
常パターンの記憶に膨大な記憶容量を要するばか
りでなく、その二つのパターンの位置合わせが困
難であるという欠点があつた。
識装置を用いたシステムが多方面にわたり用いら
れている。作業環境や被認識対象自身の特性によ
り被認識対象がよごれや傷等を含む場合には、そ
の認識パターンの中にそれらにより生じる微小パ
ターンを含むことがある。この微小パターンの抽
出には、一般に二つの撮像カメラを用いて対象パ
ターンと正常パターンを同時に撮像し、この映像
信号を比較する方式と、あらかじめ記憶しておい
た正常パターンと対象パターンの比較を行う方式
がある。しかし、前者は特性の一致したカメラを
得ることが難しく、場合によつては正常パターン
を同時に撮像できないということ、また後者は正
常パターンの記憶に膨大な記憶容量を要するばか
りでなく、その二つのパターンの位置合わせが困
難であるという欠点があつた。
本発明の目的は、認識パターンにおける微小パ
ターンを容易に正常に補正することにある。
ターンを容易に正常に補正することにある。
一般に一次元イメージセンサの認識パターンは
明暗が黒と白の二つの状態に２値化されたパター
ンである。また、被認識対象とされているもの
は、形状の変化が単純なものが多い。したがつ
て、認識パターンにおける黒と白の二つの状態の
変化はゆるやかで、黒と白のパターンには連続性
がある。
明暗が黒と白の二つの状態に２値化されたパター
ンである。また、被認識対象とされているもの
は、形状の変化が単純なものが多い。したがつ
て、認識パターンにおける黒と白の二つの状態の
変化はゆるやかで、黒と白のパターンには連続性
がある。
本発明は、入力されるパターンをＮビツト単位
でチエツクを行い、このＫビツト列の中部央の特
定のビツトの値と該特定のビツトの前後の値連続
性との比較により、該特定のビツトの値を正常な
値に決定（補正）して出力するようにしたことを
特徴とする。
でチエツクを行い、このＫビツト列の中部央の特
定のビツトの値と該特定のビツトの前後の値連続
性との比較により、該特定のビツトの値を正常な
値に決定（補正）して出力するようにしたことを
特徴とする。
以下、本発明の各実施例を第１図から第７図ま
での各図を用いて説明する。まず、第１図を参照
に本発明が適用されるパターン認識装置の構成を
説明する。被認識対象の映像を一次元イメージセ
ンサ１により入力し、そのアナログ信号を２値化
回路２により２値化（２値化は「０」、「１」の２
種類の情報信号となる。）する。その後、２値化
データの補正を行う平滑化回路３を通してデータ
の補正を行つた後に、このデータを用いてパター
ン認識部４でパターン認識を行い、結果を外部機
器へ出力信号１２として出す。１１はクロツク回
路であつて、一次元イメージセンサ１と２値化回
路２と平滑化回路３とのクロツク端子に連絡され
ており、クロツク回路１１により一次元イメージ
センサ１と２値化回路２と平滑化回路３との同期
化がはかられており、時間的に連続なアナログ映
像信号の処理タイミングが適切に連係されてい
る。
での各図を用いて説明する。まず、第１図を参照
に本発明が適用されるパターン認識装置の構成を
説明する。被認識対象の映像を一次元イメージセ
ンサ１により入力し、そのアナログ信号を２値化
回路２により２値化（２値化は「０」、「１」の２
種類の情報信号となる。）する。その後、２値化
データの補正を行う平滑化回路３を通してデータ
の補正を行つた後に、このデータを用いてパター
ン認識部４でパターン認識を行い、結果を外部機
器へ出力信号１２として出す。１１はクロツク回
路であつて、一次元イメージセンサ１と２値化回
路２と平滑化回路３とのクロツク端子に連絡され
ており、クロツク回路１１により一次元イメージ
センサ１と２値化回路２と平滑化回路３との同期
化がはかられており、時間的に連続なアナログ映
像信号の処理タイミングが適切に連係されてい
る。
本発明の対象部分は、第１図のブロツクで示さ
れるパターン認識装置にあつては、平滑化回路３
の部分であつて、平滑化回路３の構成ブロツクを
一段につき説明すると、第２図に示す通りであ
る。
れるパターン認識装置にあつては、平滑化回路３
の部分であつて、平滑化回路３の構成ブロツクを
一段につき説明すると、第２図に示す通りであ
る。
即ち、平滑化回路３は一次元イメージセンサ１
によるアナログ映像信号を２値化回路２で２値化
映像信号とし、この２値化映像信号の中からＮビ
ツトの信号を切り出す映像切り出し回路５と、デ
ータ補正回路６とから成り、データ補正回路６か
ら出力９が平滑化回路３の出力要素となる。
によるアナログ映像信号を２値化回路２で２値化
映像信号とし、この２値化映像信号の中からＮビ
ツトの信号を切り出す映像切り出し回路５と、デ
ータ補正回路６とから成り、データ補正回路６か
ら出力９が平滑化回路３の出力要素となる。
映像切り出し回路５はシフトレジスタにより構
成され、Ｎビツトの映像切り出しはＮビツトシフ
トレジスタのシリアルデータ入力端子に２値化回
路２による２値化映像信号７を与え、クロツク端
子に一次元イメージセンサに与えるのと同じクロ
ツク回路１１からのクロツクパルス８を入力する
ことにより行うことができる。そして、切り出さ
れたデータはシフトレジスタの出力端子から取り
出すことができる。データ補正回路６は、映像切
り出し回路５によつて切り出されたＮビツトのデ
ータのビツトパターンを用いて、Ｎビツトの中央
のビツトのデータの補正を行うものであり、メモ
リーROMにより構成される。すなわち、あらか
じめメモリーROMの中にそのアドレスの各ビツ
トパターンに対するデータの補正値を記憶してお
く。そして、映像切り出し回路５により切り出さ
れた２値化映像信号をＮビツトのアドレスバス１
０を介してメモリーROMに送り出し、そのビツ
トパターンに対応するデータをメモリーROMか
ら読み出すことによりＮビツトの２値化映像信号
の中央ビツトの補正を行い出力９をパターン認識
部４に送るものである。これを１ビツトずつずら
した状態で切り出しては中央ビツトの補正を行い
繰り返す。次に、第３図、第４図、第５図、第６
図を用いてメモリーROMに書き込むための補正
値の決定法、すなわち、切り出されたＮビツトの
２値化映像信号によるその中央ビツトのデータの
補正アルゴリズムを説明する。
成され、Ｎビツトの映像切り出しはＮビツトシフ
トレジスタのシリアルデータ入力端子に２値化回
路２による２値化映像信号７を与え、クロツク端
子に一次元イメージセンサに与えるのと同じクロ
ツク回路１１からのクロツクパルス８を入力する
ことにより行うことができる。そして、切り出さ
れたデータはシフトレジスタの出力端子から取り
出すことができる。データ補正回路６は、映像切
り出し回路５によつて切り出されたＮビツトのデ
ータのビツトパターンを用いて、Ｎビツトの中央
のビツトのデータの補正を行うものであり、メモ
リーROMにより構成される。すなわち、あらか
じめメモリーROMの中にそのアドレスの各ビツ
トパターンに対するデータの補正値を記憶してお
く。そして、映像切り出し回路５により切り出さ
れた２値化映像信号をＮビツトのアドレスバス１
０を介してメモリーROMに送り出し、そのビツ
トパターンに対応するデータをメモリーROMか
ら読み出すことによりＮビツトの２値化映像信号
の中央ビツトの補正を行い出力９をパターン認識
部４に送るものである。これを１ビツトずつずら
した状態で切り出しては中央ビツトの補正を行い
繰り返す。次に、第３図、第４図、第５図、第６
図を用いてメモリーROMに書き込むための補正
値の決定法、すなわち、切り出されたＮビツトの
２値化映像信号によるその中央ビツトのデータの
補正アルゴリズムを説明する。
以下、Ｎ＝11の場合について説明する。
(1) 映像切り出し回路５により切り出された11ビ
ツト（Ｎ＝11）のデータ列をデータ列Ｓとし、
第３図に示すように各ビツトにP0〜P10という
名前を付ける。
ツト（Ｎ＝11）のデータ列をデータ列Ｓとし、
第３図に示すように各ビツトにP0〜P10という
名前を付ける。
(2) Pi（ｉ＝０〜10）の２値化情報信号値を P1
と表わし、２値化信号の為に P1 ＝０かある
いは P1 ＝１となる。
と表わし、２値化信号の為に P1 ＝０かある
いは P1 ＝１となる。
また、 P1 ＝０の時 P1 ＝１
P1 ＝１の時 P1 ＝０とする。
(3) P0をその構成要素の中に持ち、値 P0 を持
つビツトの連続系列のうち最大のものをデータ
列S0とする。即ち11ビツトのデータ列Ｓが第４
図の如く、 P1 ＝０、 P2 ＝１、 P3 ＝０、
P4 ＝０、 P5 ＝０、 P0 ＝１、 P6 ＝０、
P7 ＝０、 P8 ＝０、 P9 ＝１ P10 ＝０の
場合には、 P0 ＝１で、値「１」を有してP0
に連続するビツト数はP0のみの１ビツトであ
るからデータ列S0はP0の１ビツトを構成要素
として備えている。第５図の場合には、 P0
＝０の値「０」を有してP0に連続するビツト
数はP0とP6であつてデータ列S0は２ビツトP0、
P6を構成要素として備えていることになる。
つビツトの連続系列のうち最大のものをデータ
列S0とする。即ち11ビツトのデータ列Ｓが第４
図の如く、 P1 ＝０、 P2 ＝１、 P3 ＝０、
P4 ＝０、 P5 ＝０、 P0 ＝１、 P6 ＝０、
P7 ＝０、 P8 ＝０、 P9 ＝１ P10 ＝０の
場合には、 P0 ＝１で、値「１」を有してP0
に連続するビツト数はP0のみの１ビツトであ
るからデータ列S0はP0の１ビツトを構成要素
として備えている。第５図の場合には、 P0
＝０の値「０」を有してP0に連続するビツト
数はP0とP6であつてデータ列S0は２ビツトP0、
P6を構成要素として備えていることになる。
(4) データ列S0の左側に隣接し、値 P0 を持つ
ビツトの連続系列のうち最大のものをデータ列
S1とする。即ち、第４図の場合には P0 ＝１
であるから P0 ＝０となり、左側で「０」が
連続する系列S1はP3、P4、P5の３ビツトを構
成要素としている。又、第５図の場合には、
P0 ＝０であるから P0 ＝１となり、左側で
「１」が連続する系列S1はP3、P4、P5の３ビツ
トを構成要素としている。
ビツトの連続系列のうち最大のものをデータ列
S1とする。即ち、第４図の場合には P0 ＝１
であるから P0 ＝０となり、左側で「０」が
連続する系列S1はP3、P4、P5の３ビツトを構
成要素としている。又、第５図の場合には、
P0 ＝０であるから P0 ＝１となり、左側で
「１」が連続する系列S1はP3、P4、P5の３ビツ
トを構成要素としている。
(5) S0の右側に隣接し、値 P0 を持つビツトの
連続系列のうち最大のものをデータ列S2とす
る。即ち、第４図の場合には P0 ＝１である
から P0 ＝０となり、右側で「０」が連続す
る系列S2はP6、P7、P8の３ビツトを構成要素
としている。又、第５図の場合には、 P0 ＝
０であるから P0 ＝１となり、右側で「１」
が連続する系列S2はP7、P8、P9の３ビツトを
構成要素としている。
連続系列のうち最大のものをデータ列S2とす
る。即ち、第４図の場合には P0 ＝１である
から P0 ＝０となり、右側で「０」が連続す
る系列S2はP6、P7、P8の３ビツトを構成要素
としている。又、第５図の場合には、 P0 ＝
０であるから P0 ＝１となり、右側で「１」
が連続する系列S2はP7、P8、P9の３ビツトを
構成要素としている。
(6) S0、S1、S2の構成要素数をそれぞれ、N0、
N1、N2とする。即ち、第４図の場合には、S0
の構成要素はP0だけだからN0＝１、S1の構成
要素はP3、P4、P5だからN1＝３、S2の構成要
素はP6、P7、P8だからN2＝３となる。第５図
の場合には、N0＝２、N1＝３、N2＝３とな
る。
N1、N2とする。即ち、第４図の場合には、S0
の構成要素はP0だけだからN0＝１、S1の構成
要素はP3、P4、P5だからN1＝３、S2の構成要
素はP6、P7、P8だからN2＝３となる。第５図
の場合には、N0＝２、N1＝３、N2＝３とな
る。
(7) P0 ＝１のとき
N0≦２かつN0＜N1かつN0＜N2ならば P0
＝０とデータの補正を行う。
＝０とデータの補正を行う。
N0、N1、N2がこの条件を満たさないなら
ば、 P0 ＝１のままとする。
ば、 P0 ＝１のままとする。
第４図の場合は、 P0 ＝１のときの例であ
つて、第４図においてはN0≦２、N1＞N0＜
N2を満たすので P0 ＝１を P0 ＝０にデータ
を補正する。
つて、第４図においてはN0≦２、N1＞N0＜
N2を満たすので P0 ＝１を P0 ＝０にデータ
を補正する。
P0 ＝０のとき
N0≦３かつN0≦N1かつN0≦N2ならば P0
＝１とデータの補正を行う。
＝１とデータの補正を行う。
N0、N1、N2がこの条件を満たさないならば
P0 ＝０のままとする。
P0 ＝０のままとする。
第５図の場合は、 P0 ＝０のときの例であ
つて、第５図においてはN0≦３、N1≧N0≦
N2を満すので P0 ＝０を P0 ＝１にデータを
補正する。
つて、第５図においてはN0≦３、N1≧N0≦
N2を満すので P0 ＝０を P0 ＝１にデータを
補正する。
このように補正して、補正対象ビツトP0の左
右のビツト群との連続性のかねあいからビツト
P0の値を補正すべきか否かを判定してゆく。こ
のような補正を１ビツトづつ切り出し範囲をずら
してはくりかえしてゆく。このようにすれば、本
来のP0の値がイメージセンサーに雑光として入
る外乱光やごみなどによる反射光により反転され
た値P0になつて平滑化回路３側に入つてきても、
その値P0はまちがいとしてP0に正しく補正され、
パターン認識部４で正しく認識され、誤認識がな
くなる。
右のビツト群との連続性のかねあいからビツト
P0の値を補正すべきか否かを判定してゆく。こ
のような補正を１ビツトづつ切り出し範囲をずら
してはくりかえしてゆく。このようにすれば、本
来のP0の値がイメージセンサーに雑光として入
る外乱光やごみなどによる反射光により反転され
た値P0になつて平滑化回路３側に入つてきても、
その値P0はまちがいとしてP0に正しく補正され、
パターン認識部４で正しく認識され、誤認識がな
くなる。
尚、No.≦２やNo.≦３と条件設定してあるがこの
条件の数値は１個のごみなどによる反射光によつ
てどの程度の量のビツト数が影響を受けるか、あ
るいは精度をどの程度に設定するかなどの条件に
より変更されるべきものである。
条件の数値は１個のごみなどによる反射光によつ
てどの程度の量のビツト数が影響を受けるか、あ
るいは精度をどの程度に設定するかなどの条件に
より変更されるべきものである。
以上が、データの補正アルゴリズムである。こ
のようなアルゴリズムは、一般に称するコンピユ
ータにより処理できるものであるが、処理を簡単
に行う為、、このアルゴリズムをデータ補正回路
６のメモリーROM（リード・オンリー・メモリ
ー）で簡単に行つている。
のようなアルゴリズムは、一般に称するコンピユ
ータにより処理できるものであるが、処理を簡単
に行う為、、このアルゴリズムをデータ補正回路
６のメモリーROM（リード・オンリー・メモリ
ー）で簡単に行つている。
即ち、上記のアルゴリズムにおいては、11ビツ
トの２値化信号値「０」と「１」の並び方でP0
の補正結果、例えば P0 ＝１とするか P0 ＝０
とするかが決定できる。この11ビツトの２値化信
号値の並びパターンは、２値化信号値「０」、
「１」を利用して11ビツトの２進化アドレス、即
ち00000000000から00000000001、00000000010、
00000000011、〜、11111111111までのいずれかの
アドレスに対応する「１」と「０」との組み合せ
パターンに相当する。よつて、各パターンごとに
補正結果をそのパターンで指定されるメモリー
ROMのアドレスに書き込んでおく。例えば、第
６図の如く、メモリーROMのアドレスが
01000100010番目のところには P0 ＝０とする補
正結果を、アドレスが00111001110番目のところ
には P0 ＝１とする補正結果をそれぞれ書き込
んでおく。
トの２値化信号値「０」と「１」の並び方でP0
の補正結果、例えば P0 ＝１とするか P0 ＝０
とするかが決定できる。この11ビツトの２値化信
号値の並びパターンは、２値化信号値「０」、
「１」を利用して11ビツトの２進化アドレス、即
ち00000000000から00000000001、00000000010、
00000000011、〜、11111111111までのいずれかの
アドレスに対応する「１」と「０」との組み合せ
パターンに相当する。よつて、各パターンごとに
補正結果をそのパターンで指定されるメモリー
ROMのアドレスに書き込んでおく。例えば、第
６図の如く、メモリーROMのアドレスが
01000100010番目のところには P0 ＝０とする補
正結果を、アドレスが00111001110番目のところ
には P0 ＝１とする補正結果をそれぞれ書き込
んでおく。
このようにしておくと、切り出し回路５で切り
出されてアドレスバス１０で送られて来た11ビツ
ト分の２値化信号値パターン、例えば第４図の場
合はパターン（01000100010）が送られて来る。
このパターンをメモリーROMがアドレスとして
認識し、そのパターンと同じアドレス
01000100010に書き込んである補正結果 P0 ＝０
を出力する。同様に切り出されて来た２値化信号
値のパターンが0011100110の場合、即ち第５図の
場合、にはアドレス00111001110にあらかじめ書
き込んであつた補正結果 P0 ＝１を読み出せる。
出されてアドレスバス１０で送られて来た11ビツ
ト分の２値化信号値パターン、例えば第４図の場
合はパターン（01000100010）が送られて来る。
このパターンをメモリーROMがアドレスとして
認識し、そのパターンと同じアドレス
01000100010に書き込んである補正結果 P0 ＝０
を出力する。同様に切り出されて来た２値化信号
値のパターンが0011100110の場合、即ち第５図の
場合、にはアドレス00111001110にあらかじめ書
き込んであつた補正結果 P0 ＝１を読み出せる。
このようにすれば、任意のビツトパターンに対
する補正データを出力でき前述のアルゴリズムを
満足できる上に、アルゴリズムに順じた大がかり
な計算をコンピユータに実行させる必要がなく、
処理が簡単で早い。
する補正データを出力でき前述のアルゴリズムを
満足できる上に、アルゴリズムに順じた大がかり
な計算をコンピユータに実行させる必要がなく、
処理が簡単で早い。
以上が平滑化回路３のアルゴリズムとこのアル
ゴリズムを達成する具体的な処理である。
ゴリズムを達成する具体的な処理である。
次に、上に述べた平滑化回路を数段直列に連結
することにより得られる平滑化回路について述べ
る。２値化映像信号が、上述した平滑化回路を一
回（１段）通すのみでは補正しきれないと思われ
る場合には、この平滑化回路を数段直列に連結
し、平滑化回路の機能の強化を図る。この回路構
成を第７図に示す。第７図に示すように、第ｉ段
｛ｉ（＝１〜（ｍ−１）｝の平滑化回路の出力を、
次段の第ｉ＋１段の平滑化回路のシリアルデータ
入力端子に入れる。これを何段も行つて最終段ｍ
の出力９をパターン認識部４に送る。
することにより得られる平滑化回路について述べ
る。２値化映像信号が、上述した平滑化回路を一
回（１段）通すのみでは補正しきれないと思われ
る場合には、この平滑化回路を数段直列に連結
し、平滑化回路の機能の強化を図る。この回路構
成を第７図に示す。第７図に示すように、第ｉ段
｛ｉ（＝１〜（ｍ−１）｝の平滑化回路の出力を、
次段の第ｉ＋１段の平滑化回路のシリアルデータ
入力端子に入れる。これを何段も行つて最終段ｍ
の出力９をパターン認識部４に送る。
このようにして、補正対象ビツトに隣接する連
続複数ビツトの連続情報に基づいて、その連続性
の認識の上に補正対象ビツトの補正内容を指定す
ることができるので、正常パターンとの突き合せ
等による従来例に比べて容易に認識パターン内の
微小パターンを取り除き、雑音のないパターンで
認識精度が向上する。
続複数ビツトの連続情報に基づいて、その連続性
の認識の上に補正対象ビツトの補正内容を指定す
ることができるので、正常パターンとの突き合せ
等による従来例に比べて容易に認識パターン内の
微小パターンを取り除き、雑音のないパターンで
認識精度が向上する。
各実施例によれば、汚れや傷等により発生した
一次元イメージセンサの出力における微小パター
ンを容易に取り除くことができるため、この装置
によつて処理されたデータを用いてパターン認識
を行う際に、その認識アルゴリズムが容易になる
とともに認識精度が高くなる等の利点がある。
一次元イメージセンサの出力における微小パター
ンを容易に取り除くことができるため、この装置
によつて処理されたデータを用いてパターン認識
を行う際に、その認識アルゴリズムが容易になる
とともに認識精度が高くなる等の利点がある。
以上の如く、本発明によれば、被認識対象の持
つパターンの連続性を用いて、汚れや傷等で発生
した微小パターンを補正してゆくので、正常パタ
ーンを用意する必要がなく、容易に正確なパター
ンに補正することができる。
つパターンの連続性を用いて、汚れや傷等で発生
した微小パターンを補正してゆくので、正常パタ
ーンを用意する必要がなく、容易に正確なパター
ンに補正することができる。
第１図は本発明による実施例のパターン認識装
置の機能ブロツク図、第２図は第１図に示した平
滑化回路のブロツク図、第３図は本発明の実施例
におけるデータ列Ｓを示す図、第４図、第５図は
本発明の実施例による具体的なビツトパターンの
説明図、第６図は本発明の実施例によるデータ補
正回路内メモリーROMのもしき図、第７図は本
発明による他の実施例であつて、多段直列結合さ
れた平滑化回路のブロツク図である。 １……一次元イメージセンサ、２……２値化回
路、３……平滑化回路、４……パターン認識部、
５……映像切り出し回路、６……データ補正回
路、７……２値化映像信号、８……クロツクパル
ス、９……出力、１０……Ｎビツトアドレスバ
ス、１１……クロツク回路、１２……外部各種機
器に対する出力。
置の機能ブロツク図、第２図は第１図に示した平
滑化回路のブロツク図、第３図は本発明の実施例
におけるデータ列Ｓを示す図、第４図、第５図は
本発明の実施例による具体的なビツトパターンの
説明図、第６図は本発明の実施例によるデータ補
正回路内メモリーROMのもしき図、第７図は本
発明による他の実施例であつて、多段直列結合さ
れた平滑化回路のブロツク図である。 １……一次元イメージセンサ、２……２値化回
路、３……平滑化回路、４……パターン認識部、
５……映像切り出し回路、６……データ補正回
路、７……２値化映像信号、８……クロツクパル
ス、９……出力、１０……Ｎビツトアドレスバ
ス、１１……クロツク回路、１２……外部各種機
器に対する出力。
Claims (1)
- 【特許請求の範囲】 １ ２値化された映像信号を所定のビツト数ずつ
順次切出し、 該切出した一列のビツトの中央部の特定のビツ
トの値と同じ値を有していて該特定のビツトの位
置の前後に連続する第１の系例のビツトの数と、
前記値とは反対の値を有していて前記第１の系列
の端部の前後に連続する第２の系列のビツト数お
よび第３の系列のビツト数との関係に基づき、前
記第１の系列のビツト数が少なくとも前記第２の
系列のビツト数および前記第３の系列のビツト数
よりも少いことを条件に、前記特定のビツトの値
を反対の値に補正する指令を後方の手段に向けて
出力し、前記条件でない場合は前記特定のビツト
の値を後方の手段に向けて出力すること、 を特徴とする認識パターンの平滑化方法。 ２ ２値化された映像信号を所定のビツト数ずつ
順次切出し、 該切出した一列のビツトの中央部の特定のビツ
トの値と同じ値を有していて該特定のビツトの位
置の前後に連続する第１の系列のビツトの数と、
前記値とは反対の値を有していて前記第１の系列
の端部の前後に連続する第２の系列のビツト数お
よび第３の系列のビツト数との関係に基づき、前
記第１の系列のビツト数が所定値以下であつて、
該第１の系列のビツト数が前記第２の系列のビツ
ト数および前記第３の系列のビツト数よりも少い
ことを条件に、前記特定のビツトの値を反対の値
に補正する指令を後方の手段に向けて出力し、前
記条件でない場合は前記特定のビツトの値を後方
の手段に向けて出力すること、 を特徴とする認識パターンの平滑化方法。 ３ ２値化された映像信号を所定のビツト数ずつ
順次切出し、 該切出した一列のビツトの中央部の特定のビツ
トの値と同じ値を有していて該特定のビツトの位
置の前後に連続する第１の系列のビツトの数と、
前記値とは反対の値を有していて前記第１の系列
の端部の前後に連続する第２の系列のビツト数お
よび第３の系列のビツト数との関係に基づき、前
記第１の系列のビツト数が少くとも前記第２の系
列のビツト数および第３の系列のビツト数よりも
少いことを条件に、前記特定のビツトの値を反対
の値に補正する指令を後方の手段に向けて出力
し、前記条件でない場合は前記特定のビツトの値
を後方の手段に向けて出力し、 このようにして出力されたデータを所定のビツ
ト数ずつ順次切出し、該切出した一列のビツトに
対して前記と同様に中央部の特定のビツトの値の
補正の要否を求め出力すること、 を特徴とする認識パターンの平滑方法。 ４ ２値化されて送られてくる映像信号を１ビツ
トずつシフトしつつＮビツト単位で出力するＮビ
ツトシフトレジスタと、 該Ｎビツトシフトレジスタから出力されるビツ
トパターンの全ての組合せ毎に該ビツトパターン
の中央部の特定のビツトの決定値を有しており、
前記ビツトパターンが入力されてくる毎に前記中
央部の特定のビツトの決定値を求めて該決定値を
出力するメモリーと、からなり、 前記特定のビツトの決定値は、該特定のビツト
の値と同じ値を有していて該特定のビツトの位置
の前後に連続する第１の系列のビツトの数と前記
値とは反対の値を有していて前記第１の系列の端
部の前後に連続する第２の系列のビツト数および
第３の系列のビツト数との関係に基づき、前記第
１の系列のビツト数が少なくとも前記第２の系列
のビツト数および前記第３の系列のビツト数より
も少い条件の場合に、前記特定のビツトの値とは
反対の値に決めてあり、前記条件でない場合は前
記特定のビツトの値に決めてあること、 を特徴とする認識パターンの平滑化装置。 ５ ２値化されて送られてくる映像信号を１ビツ
トずつシフトしつつＮビツト単位で出力するＮビ
ツトシフトレジスタと、 該Ｎビツトシフトレジスタから出力されるビツ
トパターンの全ての組合せ毎に該ビツトパターン
の中央部の特定のビツトの決定値を有しており、
前記ビツトパターンが入力されてくる毎に前記中
央部の特定のビツトの決定値を求めて該決定値を
出力するメモリーと、からなり、 前記特定のビツトの決定値は、該特定のビツト
の値と同じ値を有していて該特定のビツトの位置
の前後に連続する第１の系列のビツトの数と、前
記値とは反対の値を有していて前記第１の系列の
端部の前後に連続する第２の系列のビツト数およ
び第３の系列のビツト数との関係に基づき、前記
第１の系列のビツト数が所定値以下であつて、該
第１の系列のビツト数が前記第２の系列のビツト
数および前記第３の系列のビツト数よりも少い条
件の場合に、前記特定のビツトの値とは反対の値
に決めており、前記条件でない場合は前記特定の
ビツトの値に決めていること、 を特徴とする認識パターンの平滑化装置。 ６ ２値化されて送られてくる映像信号を１ビツ
トずつシフトしつつＮビツト単位で出力するＮビ
ツトシフトレジスタと、 該Ｎビツトシフトレジスタから出力されるビツ
トパターンの全ての組合せ毎に該ビツトパターン
の中央部の特定のビツトの決定値を有しており、
前記ビツトパターンが入力されてくる毎に前記中
央部の特定のビツトの決定値を求めて該決定値を
出力するメモリーと、 前記メモリーから出力されるデータを入力する
ものであつて、前記Ｎビツトシフトレジスタと同
一な機能を有する第２のＮビツトシフトレジスタ
と、 前記第２のＮビツトシフトレジスタから出力さ
れるデータを入力するものであつて、前記メモリ
ーと同一の機能を有する第２のメモリーと、 からなり、 前記特定のビツトの決定値は、該特定のビツト
の値と同じ値を有していて該特定のビツトの位置
の前後に連続する第１の系列のビツトの数と、前
記値とは反対の値を有していて前記第１の系列の
端部の前後に連続する第２の系列のビツト数およ
び第３の系列のビツト数との関係に基づき、前記
第１の系列のビツト数が少なくとも前記第２の系
列のビツト数および前記第３の系列のビツト数よ
りも少い条件の場合に、前記特定のビツトの値と
は反対の値に決めており、前記条件でない場合は
前記特定のビツトの値に決めていること、 を特徴とする認識パターンの平滑化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57079933A JPS58197582A (ja) | 1982-05-14 | 1982-05-14 | 認識パターンの平滑化方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57079933A JPS58197582A (ja) | 1982-05-14 | 1982-05-14 | 認識パターンの平滑化方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58197582A JPS58197582A (ja) | 1983-11-17 |
| JPH0133871B2 true JPH0133871B2 (ja) | 1989-07-17 |
Family
ID=13704111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57079933A Granted JPS58197582A (ja) | 1982-05-14 | 1982-05-14 | 認識パターンの平滑化方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58197582A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5158837A (ja) * | 1974-11-18 | 1976-05-22 | Fujitsu Ltd | Zukeimaeshorisochi |
| JPS54120535A (en) * | 1978-03-10 | 1979-09-19 | Nippon Telegr & Teleph Corp <Ntt> | Automatic line-drawing correcting processor |
| JPS55124871A (en) * | 1979-03-22 | 1980-09-26 | Nec Corp | Graph processor |
| JPS56103772A (en) * | 1980-01-21 | 1981-08-19 | Nippon Telegr & Teleph Corp <Ntt> | Pattern processing unit |
-
1982
- 1982-05-14 JP JP57079933A patent/JPS58197582A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5158837A (ja) * | 1974-11-18 | 1976-05-22 | Fujitsu Ltd | Zukeimaeshorisochi |
| JPS54120535A (en) * | 1978-03-10 | 1979-09-19 | Nippon Telegr & Teleph Corp <Ntt> | Automatic line-drawing correcting processor |
| JPS55124871A (en) * | 1979-03-22 | 1980-09-26 | Nec Corp | Graph processor |
| JPS56103772A (en) * | 1980-01-21 | 1981-08-19 | Nippon Telegr & Teleph Corp <Ntt> | Pattern processing unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58197582A (ja) | 1983-11-17 |
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