JPS6379344A - 半導体素子 - Google Patents
半導体素子Info
- Publication number
- JPS6379344A JPS6379344A JP61223548A JP22354886A JPS6379344A JP S6379344 A JPS6379344 A JP S6379344A JP 61223548 A JP61223548 A JP 61223548A JP 22354886 A JP22354886 A JP 22354886A JP S6379344 A JPS6379344 A JP S6379344A
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- JP
- Japan
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- wafer
- semiconductor element
- dividing
- semiconductor
- semiconductor elements
- Prior art date
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- Pending
Links
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Landscapes
- Processing Of Stones Or Stones Resemblance Materials (AREA)
- Dicing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体素子に関するものである。
近年、ウェハを複数のチップに分割するダイシング（Ｄ
ｉｃｉｎｇ）は、ハーフカット又はセミフルカット方式
が主流となっている。例えば、セミフルカット方式は、
第４図及び第５図に示すように、ウェハ１にダイシング
溝２を設け、このダイシング溝２の部分でペレタイズし
て複数の半導体素子（チップ）３に分離している。その
ために、ペレタイズされた半導体素子３の形状は、第５
図に示すように、半導体素子３の裏側の側端部に近い部
分に突起４が残っている。この突起４が残った半導体素
子３のまま組立てた後、レジンモールドを行っている。
ｉｃｉｎｇ）は、ハーフカット又はセミフルカット方式
が主流となっている。例えば、セミフルカット方式は、
第４図及び第５図に示すように、ウェハ１にダイシング
溝２を設け、このダイシング溝２の部分でペレタイズし
て複数の半導体素子（チップ）３に分離している。その
ために、ペレタイズされた半導体素子３の形状は、第５
図に示すように、半導体素子３の裏側の側端部に近い部
分に突起４が残っている。この突起４が残った半導体素
子３のまま組立てた後、レジンモールドを行っている。
［発明が解決しようとする問題点］
しかしながら、かかる技術を検討した結果、前記突起４
が残ったまま組立てた後、レジンモールド又はパッケー
ジ封止を行うと、次のような問題点を見い出した。
が残ったまま組立てた後、レジンモールド又はパッケー
ジ封止を行うと、次のような問題点を見い出した。
（１）、ペレット（チップ）・ボンディング中あるいは
ボンディング後に半導体素子３の突起４が欠けてけい素
（Ｓｉ）屑ができ、このけい素層が動き回り素子のショ
ートや傷不良を発生させる。
ボンディング後に半導体素子３の突起４が欠けてけい素
（Ｓｉ）屑ができ、このけい素層が動き回り素子のショ
ートや傷不良を発生させる。
（２）、レジンモールド時の熱による応力が半導体素子
３の突起４に集中してその部分からパッケージクラック
やペレットクラックを発生させる。
３の突起４に集中してその部分からパッケージクラック
やペレットクラックを発生させる。
本発明の目的は、けい素層による素子のショートや傷不
良の発生を防止することができる技術を提供することに
ある。
良の発生を防止することができる技術を提供することに
ある。
本発明の他の目的は、レジンモールド時にパッケージク
ラックやペレットクラックの発生を防止することができ
る技術を提供することにある。
ラックやペレットクラックの発生を防止することができ
る技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、半導体素子の表裏面の周辺端部を面取りした
ものである。
ものである。
また、ウェハを複数のチップに分割する前にあらかじめ
分割用三角溝をウェハの表裏面に砥石等により設け、そ
の後ダイシングして複数の半導体素子に分離する半導体
素子の製造方法である。
分割用三角溝をウェハの表裏面に砥石等により設け、そ
の後ダイシングして複数の半導体素子に分離する半導体
素子の製造方法である。
前記した手段によれば、半導体素子の表裏面の周辺端部
を面取りしたことにより、突起部分がなくなるため、レ
ジンモールド又はパッケージ封止を行っても、半導体素
子の特定の部分に応力が集中することがないので、けい
素層を発生することがなく、素子のショートや傷不良を
防止することができる。これにより、レジンモールド時
にパッケージクラックやペレットクラックの発生を防止
することができる。
を面取りしたことにより、突起部分がなくなるため、レ
ジンモールド又はパッケージ封止を行っても、半導体素
子の特定の部分に応力が集中することがないので、けい
素層を発生することがなく、素子のショートや傷不良を
防止することができる。これにより、レジンモールド時
にパッケージクラックやペレットクラックの発生を防止
することができる。
また、ウェハを複数のチップに分割する前にあらかじめ
分割用三角溝をウェハの表裏面に砥石等により設け、そ
の後ダイシングして複数の半導体素子に分離することに
より、半導体素子面の表裏の周辺端部の面取りを簡単に
行うことができる。
分割用三角溝をウェハの表裏面に砥石等により設け、そ
の後ダイシングして複数の半導体素子に分離することに
より、半導体素子面の表裏の周辺端部の面取りを簡単に
行うことができる。
（発明の実施例）
以下、本発明の一実施例を図面を用いて具体的に説明す
る。
る。
なお、全回において、同一機能を有するものは同一符号
を付け、その繰り返しの説明は省略する。
を付け、その繰り返しの説明は省略する。
第１図は、本発明の半導体素子の一実施例の外観を示す
平面図、 第２図は、本発明の半導体素子の一実施例のウェハ状態
を示す断面図、 第３図は、第１図に示すｌｆｆ−１１ｆｆ切断線におけ
る断面図である。
平面図、 第２図は、本発明の半導体素子の一実施例のウェハ状態
を示す断面図、 第３図は、第１図に示すｌｆｆ−１１ｆｆ切断線におけ
る断面図である。
本実施例の半導体素子は、第１図及び第３図に示すよう
に、半導体素子（チップ）３の表裏面の周辺端部５を面
取りしたものである。
に、半導体素子（チップ）３の表裏面の周辺端部５を面
取りしたものである。
この半導体素子３は、第３図に示すように、ウェハ１を
複数のチップに分゛割する前にあらかじめ分割用三角溝
６をウェハｌの表裏面に砥石等により設け、その後ダイ
シングして複数の半導体素子１に分離して製造される。
複数のチップに分゛割する前にあらかじめ分割用三角溝
６をウェハｌの表裏面に砥石等により設け、その後ダイ
シングして複数の半導体素子１に分離して製造される。
このように、半導体素子３の表裏面の周辺端部５を面取
りしたことにより、突起部分がなくなるため、レジンモ
ールド又はパッケージ封止を行っても、半導体素子３の
特定の部分に応力が集中することがないので、けい素層
を発生することがなく、半導体素子３のショートや傷不
良を防止することができる。これにより、レジンモール
ド時にパッケージクラックやペレットクラックの発生を
防止することができる。
りしたことにより、突起部分がなくなるため、レジンモ
ールド又はパッケージ封止を行っても、半導体素子３の
特定の部分に応力が集中することがないので、けい素層
を発生することがなく、半導体素子３のショートや傷不
良を防止することができる。これにより、レジンモール
ド時にパッケージクラックやペレットクラックの発生を
防止することができる。
また、ウェハ１を複数のチップに分割する前にあらかじ
め分割用三角溝６をウェハの表裏に砥石等により設け、
その後ダイシングして複数の半導体素子３に分離するこ
とにより、半導体素子３の表裏面の周辺端部５の面取り
を簡単に行うことができる。
め分割用三角溝６をウェハの表裏に砥石等により設け、
その後ダイシングして複数の半導体素子３に分離するこ
とにより、半導体素子３の表裏面の周辺端部５の面取り
を簡単に行うことができる。
第６図は、本発明の半導体素子の他の実施例のウェハ状
態を示す断面図である。分割用溝６′の形状は、第２図
に示す溝６と異なり、なめらかな形状とされている。こ
の様な形状とすることにより、第７図に示す様に、半導
体素子３の表裏面の周辺端部５′は、曲線状に形成され
る。
態を示す断面図である。分割用溝６′の形状は、第２図
に示す溝６と異なり、なめらかな形状とされている。こ
の様な形状とすることにより、第７図に示す様に、半導
体素子３の表裏面の周辺端部５′は、曲線状に形成され
る。
以上、本発明を実施例にもとづき具体的に説明したが１
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
例えば、前記分割用三角溝６の切込角度は、必要に応じ
て種々変更し得ることは勿論である。また、溝の形状は
三角に限定されるものではなく、例えば曲面であっても
よい。
て種々変更し得ることは勿論である。また、溝の形状は
三角に限定されるものではなく、例えば曲面であっても
よい。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
（１）、半導体素子の表裏面の周辺端部を面取りしたこ
とにより、突起部分がなくなるため、レジンモールド又
はパッケージ封止を行っても、半導体素子の特定の部分
に応力が集中することがないので、けい素層を発生する
ことがなく、半導体素子のショートや傷不良を防止する
ことができる。
とにより、突起部分がなくなるため、レジンモールド又
はパッケージ封止を行っても、半導体素子の特定の部分
に応力が集中することがないので、けい素層を発生する
ことがなく、半導体素子のショートや傷不良を防止する
ことができる。
（２）、前記（１）により、レジンモールド時にパッケ
ージクラックやペレットクラックの発生を防止すること
ができる。
ージクラックやペレットクラックの発生を防止すること
ができる。
（３）、ウェハを複数のチップに分割する前にあらかじ
め分割用三角溝をウェハの表裏に砥石等により設け、そ
の後ダイシングして複数の半導体素子に分離することに
より、半導体素子の表裏面の周辺端部の面取りを簡単に
行うことができる。
め分割用三角溝をウェハの表裏に砥石等により設け、そ
の後ダイシングして複数の半導体素子に分離することに
より、半導体素子の表裏面の周辺端部の面取りを簡単に
行うことができる。
第１図は１本発明の半導体素子の一実施例の外観を示す
平面図、 第２図は、本発明の半導体素子の一実施例のウェハ状態
を示す断面図、 第３図は、第１図に示す■−■切断線における断面図、 第４図は、従来の半導体素子の問題点を説明するための
図。 第５図は、第４図に示す■−■切断線における断面図、 第６図及び第７図は本発明の他の実施例を示す断面図で
ある。 図中、１・・・ウェハ、２・・・ダイシング溝、３・・
・半導体素子、４・・・突起、５，５′・・・周辺端部
、６・・・分割用三角溝、６′・・・分割用曲線溝であ
る。 代理人 弁理士 小川勝男″゛ゝ。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 ＮＮｈき胚きむき料
平面図、 第２図は、本発明の半導体素子の一実施例のウェハ状態
を示す断面図、 第３図は、第１図に示す■−■切断線における断面図、 第４図は、従来の半導体素子の問題点を説明するための
図。 第５図は、第４図に示す■−■切断線における断面図、 第６図及び第７図は本発明の他の実施例を示す断面図で
ある。 図中、１・・・ウェハ、２・・・ダイシング溝、３・・
・半導体素子、４・・・突起、５，５′・・・周辺端部
、６・・・分割用三角溝、６′・・・分割用曲線溝であ
る。 代理人 弁理士 小川勝男″゛ゝ。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 ＮＮｈき胚きむき料
Claims (1)
- 【特許請求の範囲】 １、半導体素子の表裏面の周辺端部を面取りしたことを
特徴とする半導体素子。 ２、ウェハを複数のチップに分割する前にあらかじめ分
割用三角溝をウェハの表裏に砥石等により設け、その後
ダイシングして複数の半導体素子に分離することを特徴
とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61223548A JPS6379344A (ja) | 1986-09-24 | 1986-09-24 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61223548A JPS6379344A (ja) | 1986-09-24 | 1986-09-24 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6379344A true JPS6379344A (ja) | 1988-04-09 |
Family
ID=16799881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61223548A Pending JPS6379344A (ja) | 1986-09-24 | 1986-09-24 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6379344A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000340530A (ja) * | 1999-05-27 | 2000-12-08 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2007042810A (ja) * | 2005-08-02 | 2007-02-15 | Tokyo Seimitsu Co Ltd | ワーク切断方法 |
| JP2012103036A (ja) * | 2010-11-08 | 2012-05-31 | Hitachi Consumer Electronics Co Ltd | 放射線検出器 |
-
1986
- 1986-09-24 JP JP61223548A patent/JPS6379344A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000340530A (ja) * | 1999-05-27 | 2000-12-08 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2007042810A (ja) * | 2005-08-02 | 2007-02-15 | Tokyo Seimitsu Co Ltd | ワーク切断方法 |
| JP2012103036A (ja) * | 2010-11-08 | 2012-05-31 | Hitachi Consumer Electronics Co Ltd | 放射線検出器 |
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