JPS6376468A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6376468A JPS6376468A JP61221380A JP22138086A JPS6376468A JP S6376468 A JPS6376468 A JP S6376468A JP 61221380 A JP61221380 A JP 61221380A JP 22138086 A JP22138086 A JP 22138086A JP S6376468 A JPS6376468 A JP S6376468A
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- 239000004065 semiconductor Substances 0.000 title claims description 5
- 230000005669 field effect Effects 0.000 claims abstract description 4
- 238000010586 diagram Methods 0.000 description 14
- 238000009792 diffusion process Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- MKYBYDHXWVHEJW-UHFFFAOYSA-N N-[1-oxo-1-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)propan-2-yl]-2-[[3-(trifluoromethoxy)phenyl]methylamino]pyrimidine-5-carboxamide Chemical compound O=C(C(C)NC(=O)C=1C=NC(=NC=1)NCC1=CC(=CC=C1)OC(F)(F)F)N1CC2=C(CC1)NN=N2 MKYBYDHXWVHEJW-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＮＡＮＤゲートまたはＮＯＲゲートを構成する直列接続
の電界効果形トランジスタをそれぞれ分割すると共に、
該分割された直列接続のトランジスタ同士を順に配置す
ると共に、折り返して配置してなり、トランジスタの接
続点を拡散層で構成して電極配線を減少せしめ、高速動
作および回路面積の縮小を可能とした。
の電界効果形トランジスタをそれぞれ分割すると共に、
該分割された直列接続のトランジスタ同士を順に配置す
ると共に、折り返して配置してなり、トランジスタの接
続点を拡散層で構成して電極配線を減少せしめ、高速動
作および回路面積の縮小を可能とした。
本発明は半導体集積回路に係り、特に、ＮＡＮＤ、ＮＯ
Ｒのパターン配置に関する。
Ｒのパターン配置に関する。
従来、第３図に示すＡ、Ｂの２人力ＮＯＲゲートを例に
とると、ドライバのｎ−ｃｈ（Ｎチャネル形）トランジ
スタＱＯ３、ＱＯ４が直列に配置され、負荷にｐ−ａｈ
（Ｐチャネル形：トランジスタ記号の肩に九をつけて指
示する）トランジスタ ＱＯｌ、ＧＯ２が設けられてい
る。直列のｎ−ｃｈ トランジスタＱＯ３、Ω０４を２
つのトランジスタに分割して配置する場合、パターンは
第４図（ａ）に示すように入力Ａのトランジスタのゲー
トをＡ１、Ａ２と分割配置し、入力Ｂのトランジスタの
ゲートはＢ１、Ｂ２と分割配置し、ソース、ドレイン用
のＮ膨拡散層ＤＩＦがゲート・パターンを除く領域に形
成されている。
とると、ドライバのｎ−ｃｈ（Ｎチャネル形）トランジ
スタＱＯ３、ＱＯ４が直列に配置され、負荷にｐ−ａｈ
（Ｐチャネル形：トランジスタ記号の肩に九をつけて指
示する）トランジスタ ＱＯｌ、ＧＯ２が設けられてい
る。直列のｎ−ｃｈ トランジスタＱＯ３、Ω０４を２
つのトランジスタに分割して配置する場合、パターンは
第４図（ａ）に示すように入力Ａのトランジスタのゲー
トをＡ１、Ａ２と分割配置し、入力Ｂのトランジスタの
ゲートはＢ１、Ｂ２と分割配置し、ソース、ドレイン用
のＮ膨拡散層ＤＩＦがゲート・パターンを除く領域に形
成されている。
以下、分割したトランジスタのゲート番号Ａ１．Ａ２、
Ｂｌ、Ｂ２でトランジスタを表示するものとする。
Ｂｌ、Ｂ２でトランジスタを表示するものとする。
Ａ１とＡ２のドレインは共通接続して出力ＯＵＴとする
から、Ａ１およびＡ２の中間にドレイン電極を形成し、
出力ＯＵＴとする。Ｂ１およびＢ２のソースは接地ＧＮ
Ｄに接続するから、Ｂ１およびＢ２の中間にソース電極
を形成し、ＧＮＤに接続する。Ａ１のソースとＢ１のド
レイン、およびＡ２のソースと８２のドレインを接続す
る必要があるから、Ａ１の外側、Ａ２．Ｂ２の中間、お
よびＢ２の外側の合計３本の電極を形成しこれらをＡｌ
配線で共通接続する必要がある。この配置で、真中の電
極（Ａ２と８１の中間）でトランジスタＡ１のソースと
トランジスタＢ１のトレインとが短絡されるから、等価
回路は第４図（ｂ）のごとくなり、ＱＯ３とＱＯ４の中
間ノードＮＯＩをショートする配置となる。
から、Ａ１およびＡ２の中間にドレイン電極を形成し、
出力ＯＵＴとする。Ｂ１およびＢ２のソースは接地ＧＮ
Ｄに接続するから、Ｂ１およびＢ２の中間にソース電極
を形成し、ＧＮＤに接続する。Ａ１のソースとＢ１のド
レイン、およびＡ２のソースと８２のドレインを接続す
る必要があるから、Ａ１の外側、Ａ２．Ｂ２の中間、お
よびＢ２の外側の合計３本の電極を形成しこれらをＡｌ
配線で共通接続する必要がある。この配置で、真中の電
極（Ａ２と８１の中間）でトランジスタＡ１のソースと
トランジスタＢ１のトレインとが短絡されるから、等価
回路は第４図（ｂ）のごとくなり、ＱＯ３とＱＯ４の中
間ノードＮＯＩをショートする配置となる。
この配置では、Ａｆｆｉ電極スペースを３本分とらなけ
ればならず、また、３本のＡＩｌ電極を接続するＡＪ配
線層が必要であり、集積度向上の妨げとなっている。ま
た、ＱＯ３とＱＯ４の中間ノードＮＯＩをショートする
配線は本来不要であり、余分な配線による浮遊容量を持
ち、動作速度を遅くするという問題がある。
ればならず、また、３本のＡＩｌ電極を接続するＡＪ配
線層が必要であり、集積度向上の妨げとなっている。ま
た、ＱＯ３とＱＯ４の中間ノードＮＯＩをショートする
配線は本来不要であり、余分な配線による浮遊容量を持
ち、動作速度を遅くするという問題がある。
以上のことは、ＮＯＲゲートでも同じであり、第５図に
示すＡおよびＢの２人力のＮＯＲゲートを例にとって説
明する。ドライバの並列のｎ−ｃｈトランジスタＱ１３
． Ｑ１４と、負荷に直列のｐ−ｃｈ ）ランジスタＱ
ｌｌ 、Ｑ１２を有し、入力ＢがＱｌｌおよびＱ１４の
ゲートに接続し、入力ＡがＱ１２およびＱ１３のゲート
に接続している。そのパターンは第６図（ｂ）のように
、直列の２つのトランジスタＱｌｌおよびＱ１２を分割
して配置する場合、第６図（ａ）のごとくなり、その等
価回路は第６図（ｂ）のようになる。やはり、中間ノー
ドＮＯ１’はショートして配置される。
示すＡおよびＢの２人力のＮＯＲゲートを例にとって説
明する。ドライバの並列のｎ−ｃｈトランジスタＱ１３
． Ｑ１４と、負荷に直列のｐ−ｃｈ ）ランジスタＱ
ｌｌ 、Ｑ１２を有し、入力ＢがＱｌｌおよびＱ１４の
ゲートに接続し、入力ＡがＱ１２およびＱ１３のゲート
に接続している。そのパターンは第６図（ｂ）のように
、直列の２つのトランジスタＱｌｌおよびＱ１２を分割
して配置する場合、第６図（ａ）のごとくなり、その等
価回路は第６図（ｂ）のようになる。やはり、中間ノー
ドＮＯ１’はショートして配置される。
上記従来の集積回路のＮＡＮＤゲートおよびＮＯＲゲー
トにおいては、直列接続のトランジスタを分割して配置
する場合、中間ノードをショートする電極配線が必要で
あって、回路面積縮小の妨げとなり、浮遊容量の増加で
動作を遅くするという問題がある。
トにおいては、直列接続のトランジスタを分割して配置
する場合、中間ノードをショートする電極配線が必要で
あって、回路面積縮小の妨げとなり、浮遊容量の増加で
動作を遅くするという問題がある。
本発明は、ＮＡＮＤ或いはＮＯＲゲー、トでトランジス
タを直並列に配置する場合の配置について、種々考察し
た結果、直列接続のトランジスタの中間ノード同士をシ
目−トしない配置を見出したものである。
タを直並列に配置する場合の配置について、種々考察し
た結果、直列接続のトランジスタの中間ノード同士をシ
目−トしない配置を見出したものである。
すなわち、本発明はＮＡＮＤゲートまたはＮ。
Ｒゲートを構成する直列接続の電界効果形トランジスタ
を分割配置してなる半導体集積回路において、該分割さ
れたトランジスタ同士をそれぞれ接続順に配置すると共
に、折り返し配置してなることを特徴とする半導体集積
回路を提供するものである。
を分割配置してなる半導体集積回路において、該分割さ
れたトランジスタ同士をそれぞれ接続順に配置すると共
に、折り返し配置してなることを特徴とする半導体集積
回路を提供するものである。
上記構成によれば、直列接続点は拡散層で形成され、電
極を形成する必要がなく、且つ分割した直列接続のトラ
ンジスタの接続点同士をショート配線する必要がなく、
回路面積の縮小ができ、負荷の軽減で動作速度の向上が
可能になる。
極を形成する必要がなく、且つ分割した直列接続のトラ
ンジスタの接続点同士をショート配線する必要がなく、
回路面積の縮小ができ、負荷の軽減で動作速度の向上が
可能になる。
第１図（ａ）に先に第３図で示した２人力ＮＯＲゲート
に本発明を通用した実施例の集積回路上のパターンを示
す。それに対応する回路図を第１図（ｂ）に示す。
に本発明を通用した実施例の集積回路上のパターンを示
す。それに対応する回路図を第１図（ｂ）に示す。
第１図（ａ）のように、第３図の直列接続のｎ−ｃｈ）
ランジスタＱＯ３に相当する入力Ａのトランジスタのゲ
ートと、ＱＯ４に相当する入力Ｂのトランジスタのゲー
トを二つに分割すると共に、Ａ、 Ｂ、Ｂ、Ａと折返
すように分割配置する。ここで、図中に示すように、ゲ
ート番号をＢ１、Ａ１、Ａ２、Ｂ２とすると、接地ＧＮ
Ｄに接続するＢ１およびＢ２のソース電極（ＳＢＩおよ
びＳ ８２）を両外側に配置し、出力ＯＵＴに接続する
Ａ１およびＡ２のドレイン電極ＣＤ （Ａ１．Ａ２ ）
）を中央に配置することができる。そして、Ａ１およ
びＢ１のソース−ドレインの接続、およびＡ２およびＢ
２のソース−ドレインを接続する配線は、表に出ること
なりｌの接続ノードＮ０１Ａ２およびＢ２の接続ノード
ＮＯ２が前記拡散層ＤＩＦであり、両者をショートする
配線は形成されない。
ランジスタＱＯ３に相当する入力Ａのトランジスタのゲ
ートと、ＱＯ４に相当する入力Ｂのトランジスタのゲー
トを二つに分割すると共に、Ａ、 Ｂ、Ｂ、Ａと折返
すように分割配置する。ここで、図中に示すように、ゲ
ート番号をＢ１、Ａ１、Ａ２、Ｂ２とすると、接地ＧＮ
Ｄに接続するＢ１およびＢ２のソース電極（ＳＢＩおよ
びＳ ８２）を両外側に配置し、出力ＯＵＴに接続する
Ａ１およびＡ２のドレイン電極ＣＤ （Ａ１．Ａ２ ）
）を中央に配置することができる。そして、Ａ１およ
びＢ１のソース−ドレインの接続、およびＡ２およびＢ
２のソース−ドレインを接続する配線は、表に出ること
なりｌの接続ノードＮ０１Ａ２およびＢ２の接続ノード
ＮＯ２が前記拡散層ＤＩＦであり、両者をショートする
配線は形成されない。
このように、本実施例によれば、従来必要であったショ
ート電極と配線層が不要になり、パターン設計が楽にな
り、面積的にも有利で集積度が向上できる。且つ、゛電
極、配線が減少するので、浮遊容量が減り、高速動作が
可能になる。
ート電極と配線層が不要になり、パターン設計が楽にな
り、面積的にも有利で集積度が向上できる。且つ、゛電
極、配線が減少するので、浮遊容量が減り、高速動作が
可能になる。
第２図に本発明の他の実施例として、先に示した第５図
のＮＯＲ回路に本発明を適用した例を示す。第２図（ａ
）が集積回路上のパターン李、第２図（ｂ）がその等価
回路図である。第５図の負荷に備える２つの直列接続の
ｐ−ｃｈ）ランジスタＱ１１ 、Ｑ１２を二つに分割し
た例であり、入力Ａに接続するトランジスタをＡｌ、Ａ
２、入力Ｂに接続するトランジスタをＢｌ、Ｂ２と指示
する。この場合も、先の例と同様にＢ１、Ａｌ、Ａ２、
Ｂ２とＡ、Ｂを折返して配置すれば良い。但し、第１図
と相違するのは、拡散層ＤＩＦがＰ膨拡散層である点、
および両外側の電極（ＢｌおよびＢ２のソースＳＢ１．
５Ｂ２）が高位のＶｃｃに接続している点である。
のＮＯＲ回路に本発明を適用した例を示す。第２図（ａ
）が集積回路上のパターン李、第２図（ｂ）がその等価
回路図である。第５図の負荷に備える２つの直列接続の
ｐ−ｃｈ）ランジスタＱ１１ 、Ｑ１２を二つに分割し
た例であり、入力Ａに接続するトランジスタをＡｌ、Ａ
２、入力Ｂに接続するトランジスタをＢｌ、Ｂ２と指示
する。この場合も、先の例と同様にＢ１、Ａｌ、Ａ２、
Ｂ２とＡ、Ｂを折返して配置すれば良い。但し、第１図
と相違するのは、拡散層ＤＩＦがＰ膨拡散層である点、
および両外側の電極（ＢｌおよびＢ２のソースＳＢ１．
５Ｂ２）が高位のＶｃｃに接続している点である。
なお、以上の説明において、２人力のＮＡＮＤゲートお
よびＮＯＲゲートを示したが、本発明は一般に多入力（
ｎ入力）の場合に適用できるものであり、例えば、Ａ、
Ｂ、Ｃの３人力ＮＡＮＤゲートの実施例について、第７
図（ａ）にパターンを示し、等価回路を第７図（ｂ）に
示している。
よびＮＯＲゲートを示したが、本発明は一般に多入力（
ｎ入力）の場合に適用できるものであり、例えば、Ａ、
Ｂ、Ｃの３人力ＮＡＮＤゲートの実施例について、第７
図（ａ）にパターンを示し、等価回路を第７図（ｂ）に
示している。
以上の説明から明らかなように、本発明によれば、ＮＡ
ＮＤゲートまたはＮＯＲゲートの直列接続のトランジス
タを分割して配置する場合、その中間ノード同士がショ
ートされない。その結果、負荷が軽減され、高速動作、
小面積になる。
ＮＤゲートまたはＮＯＲゲートの直列接続のトランジス
タを分割して配置する場合、その中間ノード同士がショ
ートされない。その結果、負荷が軽減され、高速動作、
小面積になる。
第１図（ａ）、 （ｂ）は本発明の第１の実施例の集
積回路のパターンおよび対応する回路図、第２図（ａ）
、 （ｂ）は本発明の第２の実施例の集積回路のパタ
ーンおよび対応する回路図、第３図はＮＡＮＤゲートの
回路例の回路図、第４図（ａ）、（ｂ）は従来例１の集
積回路のパターンおよび対応する回路図、 第５図はＮＯＲゲートの回路例の回路図、第６図（ａ）
、（ｂ）は従来例２の集積回路パターンおよび対応する
回路図、 第７図（ａ）、 （ｂ）は本発明の３人力ＮＡＮＤゲ
ートの実施例のパターン及び回路図である。 Ａ、Ｂ−ｍ＝人力 Ｖ ｃｃ−ｍ−高位の電源 ＧＮＤ−・・接地 ＤＩＦ・−拡散層 ＯＵＴ・−・出力 ＡＩ、Ａ２．Ｂｌ、Ｂ２及びＣＩ、Ｃ２分割したトラン
ジスタのゲート番号 ＱＯｌ、ＱＯ２，ＱＯ３・−負荷トランジスタ特許出願
人 富士通株式会社（外１名）代理人 弁理士 玉蟲久
五部（外１名）ＢＡＡＢ ＯＵＴ 発明の実施例１のパターン及び回路図 ＡＡＢ ＯＵＴ ＣＣ 実施例２のパターン及び等価回路図 第 ２ 図 ２人力ＮＡＮＤゲートの回路図 第 ６ 図 Ｂ 従来例１のＮＡＮＤゲートのパターン及び回路図部
４ 図 ２人力ＮＯＲゲートの四路図 第 ５ 図 八 ８ 従来例２のＮＯＲゲートのパターン及び回話図第 ６
図
積回路のパターンおよび対応する回路図、第２図（ａ）
、 （ｂ）は本発明の第２の実施例の集積回路のパタ
ーンおよび対応する回路図、第３図はＮＡＮＤゲートの
回路例の回路図、第４図（ａ）、（ｂ）は従来例１の集
積回路のパターンおよび対応する回路図、 第５図はＮＯＲゲートの回路例の回路図、第６図（ａ）
、（ｂ）は従来例２の集積回路パターンおよび対応する
回路図、 第７図（ａ）、 （ｂ）は本発明の３人力ＮＡＮＤゲ
ートの実施例のパターン及び回路図である。 Ａ、Ｂ−ｍ＝人力 Ｖ ｃｃ−ｍ−高位の電源 ＧＮＤ−・・接地 ＤＩＦ・−拡散層 ＯＵＴ・−・出力 ＡＩ、Ａ２．Ｂｌ、Ｂ２及びＣＩ、Ｃ２分割したトラン
ジスタのゲート番号 ＱＯｌ、ＱＯ２，ＱＯ３・−負荷トランジスタ特許出願
人 富士通株式会社（外１名）代理人 弁理士 玉蟲久
五部（外１名）ＢＡＡＢ ＯＵＴ 発明の実施例１のパターン及び回路図 ＡＡＢ ＯＵＴ ＣＣ 実施例２のパターン及び等価回路図 第 ２ 図 ２人力ＮＡＮＤゲートの回路図 第 ６ 図 Ｂ 従来例１のＮＡＮＤゲートのパターン及び回路図部
４ 図 ２人力ＮＯＲゲートの四路図 第 ５ 図 八 ８ 従来例２のＮＯＲゲートのパターン及び回話図第 ６
図
Claims (1)
- 【特許請求の範囲】 ＮＡＮＤゲートまたはＮＯＲゲートを構成する直列接
続の電界効果形トランジスタを分割配置してなる半導体
集積回路において、 該分割されたトランジスタ同士をそれぞれ接続順に配置
すると共に、折り返し配置してなることを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221380A JPH0638477B2 (ja) | 1986-09-19 | 1986-09-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221380A JPH0638477B2 (ja) | 1986-09-19 | 1986-09-19 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6376468A true JPS6376468A (ja) | 1988-04-06 |
| JPH0638477B2 JPH0638477B2 (ja) | 1994-05-18 |
Family
ID=16765874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61221380A Expired - Fee Related JPH0638477B2 (ja) | 1986-09-19 | 1986-09-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638477B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56125854A (en) * | 1980-03-10 | 1981-10-02 | Nec Corp | Integrated circuit |
-
1986
- 1986-09-19 JP JP61221380A patent/JPH0638477B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56125854A (en) * | 1980-03-10 | 1981-10-02 | Nec Corp | Integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0638477B2 (ja) | 1994-05-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |