JPH0638477B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0638477B2 JPH0638477B2 JP61221380A JP22138086A JPH0638477B2 JP H0638477 B2 JPH0638477 B2 JP H0638477B2 JP 61221380 A JP61221380 A JP 61221380A JP 22138086 A JP22138086 A JP 22138086A JP H0638477 B2 JPH0638477 B2 JP H0638477B2
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- 238000009434 installation Methods 0.000 description 1
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Description
【発明の詳細な説明】 〔概要〕 Ｎ入力のＮＡＮＤゲート回路またはＮ入力のＮＯＲゲー
ト回路を構成するＮ個の直列接続の電界効果形トランジ
スタをそれぞれ２個の電界効果トランジスタに分割する
と共に、該分割された直列接続の電界効果トランジスタ
のソースもしくはドレイン拡散領域をＮ個のゲート電極
領域を介して順次配置すると共に、対称に折り返し２分
割配置してなり、トランジスタの接続点を拡散層で構成
して電極配線を減少せしめ、高速動作および回路面積の
縮小を可能とした。
ト回路を構成するＮ個の直列接続の電界効果形トランジ
スタをそれぞれ２個の電界効果トランジスタに分割する
と共に、該分割された直列接続の電界効果トランジスタ
のソースもしくはドレイン拡散領域をＮ個のゲート電極
領域を介して順次配置すると共に、対称に折り返し２分
割配置してなり、トランジスタの接続点を拡散層で構成
して電極配線を減少せしめ、高速動作および回路面積の
縮小を可能とした。
本発明は半導体集積回路に係り、特に、Ｎ入力のＮＡＮ
Ｄゲート回路もしくはＮ入力のＮＯＲゲート回路のパタ
ーン配置に特徴を有する半導体集積回路に関する。
Ｄゲート回路もしくはＮ入力のＮＯＲゲート回路のパタ
ーン配置に特徴を有する半導体集積回路に関する。
従来、第３図に示すＡ，Ｂの２入力ＮＡＮＤゲートを例
にとると、ドライバのn-ch（Ｎチャネル形）トランジス
タQ03,Q04が直列に配置され、負荷にp-ch（Ｐチャネル
形：トランジスタ記号の肩に丸をつけて指示する）トラ
ンジスタQ01,Q02 が設けられている。直列のn-chトラン
ジスタQ03、Q04を２つのトランジスタに分割して配置す
る場合、パターンは第４図（ａ）に示すように入力Ａの
トランジスタのゲートをＡ１，Ａ２と分割配置し、入力
ＢのトランジスタのゲートはＢ１，Ｂ２と分割配置し、
ソース，ドレイン用のＮ形拡散層ＤＩＦがゲート・パタ
ーンを除く領域に形成されている。
にとると、ドライバのn-ch（Ｎチャネル形）トランジス
タQ03,Q04が直列に配置され、負荷にp-ch（Ｐチャネル
形：トランジスタ記号の肩に丸をつけて指示する）トラ
ンジスタQ01,Q02 が設けられている。直列のn-chトラン
ジスタQ03、Q04を２つのトランジスタに分割して配置す
る場合、パターンは第４図（ａ）に示すように入力Ａの
トランジスタのゲートをＡ１，Ａ２と分割配置し、入力
ＢのトランジスタのゲートはＢ１，Ｂ２と分割配置し、
ソース，ドレイン用のＮ形拡散層ＤＩＦがゲート・パタ
ーンを除く領域に形成されている。
以下、分割したトランジスタのゲート番号Ａ１，Ａ２、
Ｂ１，Ｂ２でトランジスタを表示するものとする。
Ｂ１，Ｂ２でトランジスタを表示するものとする。
Ａ１とＡ２のドレインは共通接続して出力OUT とするか
ら、Ａ１およびＡ２の中間にドレイン電極を形成し、出
力OUT とする。Ｂ１およびＢ２のソースは接地（ＧＮ
Ｄ）ラインに接続するから、Ｂ１およびＢ２の中間にソ
ース電極を形成し、ＧＮＤラインに接続する。Ａ１のソ
ースとＢ１のドレイン、およびＡ２のソースとＢ２のド
レインを接続する必要があるから、Ａ１の外側、Ａ２，
Ｂ１の中間、およびＢ２の外側の合計３本の電極を形成
しこれらをＡ１配線で共通接続する必要がある。この配
置で、真中の電極（Ａ２とＢ１の中間）でトランジスタ
Ａ１のソースとトラジスタＢ１のドレインとが短絡され
るから、等価回路は第４図（ｂ）のごとくなり、Q03 と
Q04 の中間ノード をショートする配置となる。
ら、Ａ１およびＡ２の中間にドレイン電極を形成し、出
力OUT とする。Ｂ１およびＢ２のソースは接地（ＧＮ
Ｄ）ラインに接続するから、Ｂ１およびＢ２の中間にソ
ース電極を形成し、ＧＮＤラインに接続する。Ａ１のソ
ースとＢ１のドレイン、およびＡ２のソースとＢ２のド
レインを接続する必要があるから、Ａ１の外側、Ａ２，
Ｂ１の中間、およびＢ２の外側の合計３本の電極を形成
しこれらをＡ１配線で共通接続する必要がある。この配
置で、真中の電極（Ａ２とＢ１の中間）でトランジスタ
Ａ１のソースとトラジスタＢ１のドレインとが短絡され
るから、等価回路は第４図（ｂ）のごとくなり、Q03 と
Q04 の中間ノード をショートする配置となる。
この配置では、Ａ１電極スペースを３本分とらなければ
ならず、また、３本のＡ１電極を接続するＡ１配線層が
必要であり、集積度向上の防げとなっている。また、Q0
3 とQ04 の中間ノード をショートする配線は本来不要であり、余分な配線によ
る浮遊容量を持ち、動作速度を遅くするという問題があ
る。
ならず、また、３本のＡ１電極を接続するＡ１配線層が
必要であり、集積度向上の防げとなっている。また、Q0
3 とQ04 の中間ノード をショートする配線は本来不要であり、余分な配線によ
る浮遊容量を持ち、動作速度を遅くするという問題があ
る。
以上のことは、ＮＯＲゲート回路でも同じであり、第５
図に示すＡおよびＢの２入力のＮＯＲゲートを例にとつ
て説明する。ドライバの並列のn-chトランジスタQ13,Q1
4 と、負荷に直列のp-chトランジスタQ11,Q12 を有し、
入力ＢがQ11 およびQ14 のゲートに接続し、入力ＡがQ1
2 およびQ13 のゲートに接続している。そのパターンは
第６図（ｂ）のように、直列の２つのトランジスタQ11
およびQ12 を分割して配置する場合、第６図（ａ）のご
とくなり、その等価回路は第６図（ｂ）のようになる。
やはり、中間ノード はショートして配置される。
図に示すＡおよびＢの２入力のＮＯＲゲートを例にとつ
て説明する。ドライバの並列のn-chトランジスタQ13,Q1
4 と、負荷に直列のp-chトランジスタQ11,Q12 を有し、
入力ＢがQ11 およびQ14 のゲートに接続し、入力ＡがQ1
2 およびQ13 のゲートに接続している。そのパターンは
第６図（ｂ）のように、直列の２つのトランジスタQ11
およびQ12 を分割して配置する場合、第６図（ａ）のご
とくなり、その等価回路は第６図（ｂ）のようになる。
やはり、中間ノード はショートして配置される。
上記従来の集積回路のＮＡＮＤゲート回路およびＮＯＲ
ゲート回路においては、直列接続のトランジスタを分割
して配置する場合、中間ノードをショートする電極配線
が必要であって、回路面積縮小の防げとなり、浮遊容量
の増加で動作を遅くするという問題がある。
ゲート回路においては、直列接続のトランジスタを分割
して配置する場合、中間ノードをショートする電極配線
が必要であって、回路面積縮小の防げとなり、浮遊容量
の増加で動作を遅くするという問題がある。
本発明は、ＮＡＮＤ或いはＮＯＲゲート回路でトランジ
スタを直並列に配置する場合の配置について、種々考察
した結果、直列接続のトランジスタの中間ノード同士を
ショートしない配置を見出したものである。
スタを直並列に配置する場合の配置について、種々考察
した結果、直列接続のトランジスタの中間ノード同士を
ショートしない配置を見出したものである。
すなわち、本発明の目的はＮ入力のＮＡＮＤゲート回路
またはＮ入力のＮＯＲゲート回路を構成する直列接続の
電界効果形トランジスタを２分割配置してなる半導体集
積回路において、該分割されたトランジスタのソースも
しくはドレイン拡散領域をＮ個のゲート電極領域を介し
て順次配置すると共に、対称に折り返し２分割配置して
なり、トランジスタの接続点を拡散層で構成して電極配
線を減少せしめ、高速動作および回路面積の縮小を可能
としたことを特徴とする半導体集積回路を提供すること
にある。
またはＮ入力のＮＯＲゲート回路を構成する直列接続の
電界効果形トランジスタを２分割配置してなる半導体集
積回路において、該分割されたトランジスタのソースも
しくはドレイン拡散領域をＮ個のゲート電極領域を介し
て順次配置すると共に、対称に折り返し２分割配置して
なり、トランジスタの接続点を拡散層で構成して電極配
線を減少せしめ、高速動作および回路面積の縮小を可能
としたことを特徴とする半導体集積回路を提供すること
にある。
従って、本発明の構成は以下に示す通りである。即ち、
本発明は、 電源(Vcc) ラインと、 接地ライン(GND) と、 Ｎ本のゲート電極ライン（入力Ａ，Ｂ，…，Ｎ）と、 出力ライン(OUT) と、 前記接地ライン(GND) と前記出力ライン(OUT) との間に
直列に接続されたＮ個の駆動用電界効果トランジスタ
（ゲート番号Ａ１，Ｂ１，…，Ｎ１，Ａ２，Ｂ２，…Ｎ
２）と、 前記出力ライン(OUT) と前記電源ライン(Vcc) ラインと
の間に並列に接続されたＮ個の負荷用電界トランジスタ
（Q01,Q02,Q03,…QONとから構成され、 前記Ｎ個の直列に接続された駆動用電源効果トランジス
タを構成する各々の電界効果トランジスタをゲート電極
が接続される各々２個の電界効果トランジスタ（ゲート
番号Ａ１，Ａ２，Ｂ１，Ｂ２，…，Ｎ１，Ｎ２）に分割
して構成し、 かつ前記直列に接続されたＮ個の駆動用電界効果トラン
ジスタ（ゲート番号Ａ１，Ｂ１，…，Ｎ１，Ａ２，Ｂ
２，…，Ｎ２）のＮ入力のゲート電極ライン（入力Ａ，
Ｂ，…Ｎ）はＮ個の負荷用電界効果トランジスタ（Q01,
Q02,…QON）の内の各々１つの負荷用電界効果トランジ
スタのゲート電極を共通に接続された、Ｎ入力のＮＡＮ
Ｄゲート回路において、 前記Ｎ個の直列に接続された駆動用電界効果トランジス
タの２分割配置は、 出力ライン(OUT) もしくは接地ライン(GND)の内の一方
を中央に配置し、他方の接地ライン(GND) もしくは出力
ライン(OUT) を両側に２本配置するとともに、前記出力
ライン(OUT) と前記接地ライン(GND) との間においてＮ
個の直列接続の駆動用電界効果トランジスタのソースも
しくはドレイン拡散領域をＮ個のゲート電極領域を介し
て順次配置し、中央の出力ライン(OUT) もしくは接地ラ
イン(GND) に対して対称にＮ個の直列接続の駆動用電界
効果トランジスタ（ゲート番号Ａ１，Ｂ１，…，Ｎ１，
Ａ２，Ｂ２，…Ｎ２）を２分割配置したことを特徴とす
る半導体集積回路としての構成を有する。
本発明は、 電源(Vcc) ラインと、 接地ライン(GND) と、 Ｎ本のゲート電極ライン（入力Ａ，Ｂ，…，Ｎ）と、 出力ライン(OUT) と、 前記接地ライン(GND) と前記出力ライン(OUT) との間に
直列に接続されたＮ個の駆動用電界効果トランジスタ
（ゲート番号Ａ１，Ｂ１，…，Ｎ１，Ａ２，Ｂ２，…Ｎ
２）と、 前記出力ライン(OUT) と前記電源ライン(Vcc) ラインと
の間に並列に接続されたＮ個の負荷用電界トランジスタ
（Q01,Q02,Q03,…QONとから構成され、 前記Ｎ個の直列に接続された駆動用電源効果トランジス
タを構成する各々の電界効果トランジスタをゲート電極
が接続される各々２個の電界効果トランジスタ（ゲート
番号Ａ１，Ａ２，Ｂ１，Ｂ２，…，Ｎ１，Ｎ２）に分割
して構成し、 かつ前記直列に接続されたＮ個の駆動用電界効果トラン
ジスタ（ゲート番号Ａ１，Ｂ１，…，Ｎ１，Ａ２，Ｂ
２，…，Ｎ２）のＮ入力のゲート電極ライン（入力Ａ，
Ｂ，…Ｎ）はＮ個の負荷用電界効果トランジスタ（Q01,
Q02,…QON）の内の各々１つの負荷用電界効果トランジ
スタのゲート電極を共通に接続された、Ｎ入力のＮＡＮ
Ｄゲート回路において、 前記Ｎ個の直列に接続された駆動用電界効果トランジス
タの２分割配置は、 出力ライン(OUT) もしくは接地ライン(GND)の内の一方
を中央に配置し、他方の接地ライン(GND) もしくは出力
ライン(OUT) を両側に２本配置するとともに、前記出力
ライン(OUT) と前記接地ライン(GND) との間においてＮ
個の直列接続の駆動用電界効果トランジスタのソースも
しくはドレイン拡散領域をＮ個のゲート電極領域を介し
て順次配置し、中央の出力ライン(OUT) もしくは接地ラ
イン(GND) に対して対称にＮ個の直列接続の駆動用電界
効果トランジスタ（ゲート番号Ａ１，Ｂ１，…，Ｎ１，
Ａ２，Ｂ２，…Ｎ２）を２分割配置したことを特徴とす
る半導体集積回路としての構成を有する。
或いはまた、電源(Vcc) ラインと、 接地ライン(GND) と、 Ｎ本のゲート電極ライン（Ａ，Ｂ，…，Ｎ）と、 出力ライン(OUT) と、 前記接地ライン(GND) と前記出力ライン(OUT) との間に
並列に接続されたＮ個の駆動用電界効果トランジスタ
（Q13,Q14,…，Q1N＋２）と、 前記出力ライン(OUT) と前記電源(Vcc) ラインとの間に
直列に接続されたＮ個の負荷用電界効果トランジスタ
（ゲート番号Ａ１，Ｂ１，…Ｎ１，Ａ２，Ｂ２，…，Ｎ
２）とから構成され、 前記Ｎ個の直列に接続された負荷用電界効果トランジス
タを構成する各々の電界効果トランジスタをゲート電極
が接続される各々２個の電界効果トランジスタ（ゲート
番号Ａ１，Ａ２，Ｂ１，Ｂ２，…，Ｎ１，Ｎ２）に分割
して構成し、 かつ前記直列に接続されたＮ個の負荷用電界効果トラン
ジスタ（ゲート番号Ａ１，Ｂ１，…，Ｎ１，Ａ２，Ｂ
２，…，Ｎ２）のＮ入力のゲート電極ライン（入力Ａ，
Ｂ，…，Ｎ）はＮ個の駆動用電界効果トランジスタ（Q1
3,Q14,…，Q1N＋２）の内の各々１つの駆動用電界効果
トランジスタのゲート電極と共通に接続された、Ｎ入力
のＮＯＲゲート回路において、 前記Ｎ個の直列に接続された負荷用電界効果トランジス
タの２分割配置は、 出力ライン(OUT) もしくは電源(Vcc) ラインの内の一方
を中央に配置し、他方の電源(Vcc) ラインもしくは出力
ライン(OUT) を両側に２本配置するとともに、前記出力
ライン(OUT) と前記電源(Vcc) ラインとの間においてＮ
個の直列接続の負荷用の電界効果トランジスタのソース
もしくはドレイン拡散領域をＮ個のゲート電極領域を介
して順次配置し、中央の出力ライン(OUT) もしくは電源
ライン(Vcc) に対して対称にＮ個の直列接続の負荷用電
界効果トランジスタ（ゲート番号Ａ１，Ｂ１，…，Ｎ
１，Ａ２，Ｂ２，…，Ｎ２）を２分割配置したことを特
徴とする半導体集積回路としての構成を有する。
並列に接続されたＮ個の駆動用電界効果トランジスタ
（Q13,Q14,…，Q1N＋２）と、 前記出力ライン(OUT) と前記電源(Vcc) ラインとの間に
直列に接続されたＮ個の負荷用電界効果トランジスタ
（ゲート番号Ａ１，Ｂ１，…Ｎ１，Ａ２，Ｂ２，…，Ｎ
２）とから構成され、 前記Ｎ個の直列に接続された負荷用電界効果トランジス
タを構成する各々の電界効果トランジスタをゲート電極
が接続される各々２個の電界効果トランジスタ（ゲート
番号Ａ１，Ａ２，Ｂ１，Ｂ２，…，Ｎ１，Ｎ２）に分割
して構成し、 かつ前記直列に接続されたＮ個の負荷用電界効果トラン
ジスタ（ゲート番号Ａ１，Ｂ１，…，Ｎ１，Ａ２，Ｂ
２，…，Ｎ２）のＮ入力のゲート電極ライン（入力Ａ，
Ｂ，…，Ｎ）はＮ個の駆動用電界効果トランジスタ（Q1
3,Q14,…，Q1N＋２）の内の各々１つの駆動用電界効果
トランジスタのゲート電極と共通に接続された、Ｎ入力
のＮＯＲゲート回路において、 前記Ｎ個の直列に接続された負荷用電界効果トランジス
タの２分割配置は、 出力ライン(OUT) もしくは電源(Vcc) ラインの内の一方
を中央に配置し、他方の電源(Vcc) ラインもしくは出力
ライン(OUT) を両側に２本配置するとともに、前記出力
ライン(OUT) と前記電源(Vcc) ラインとの間においてＮ
個の直列接続の負荷用の電界効果トランジスタのソース
もしくはドレイン拡散領域をＮ個のゲート電極領域を介
して順次配置し、中央の出力ライン(OUT) もしくは電源
ライン(Vcc) に対して対称にＮ個の直列接続の負荷用電
界効果トランジスタ（ゲート番号Ａ１，Ｂ１，…，Ｎ
１，Ａ２，Ｂ２，…，Ｎ２）を２分割配置したことを特
徴とする半導体集積回路としての構成を有する。
上記構成によれば、直列接続点は拡散層で形成され、電
極を形成する必要がなく、且つ分割した直列接続のトラ
ンジスタの接続点同士をショート配線する必要がなく回
路面積の縮小ができ、負荷の軽減で動作速度の向上が可
能になる。
極を形成する必要がなく、且つ分割した直列接続のトラ
ンジスタの接続点同士をショート配線する必要がなく回
路面積の縮小ができ、負荷の軽減で動作速度の向上が可
能になる。
第１図（ａ）に先に第３図で示した２入力ＮＡＮＤゲー
トに本発明を適用した実施例の集積回路上のパターンを
示す。それに対応する回路図を第１図（ｂ）に示す。
トに本発明を適用した実施例の集積回路上のパターンを
示す。それに対応する回路図を第１図（ｂ）に示す。
第１図（ａ）のように、第３図の直列接続のn-chトラン
ジスタQ03 に相当する入力Ａのトランジスタのゲート
と、Q04 に相当する入力Ｂのトランジスタのゲートを二
つに分割すると共に、Ａ，Ｂ，Ｂ，Ａと折返すように分
割配置する。ここで、図中に示すように、ゲート番号を
Ｂ１、Ａ１、Ａ２、Ｂ２とすると、接地ライン(GND) に
接続するＢ１およびＢ２のソース電極（ＳB1およびＳB
2）を両外側に配置し、出力OUT に接続するＡ１および
Ａ２のドレイン電極〔Ｄ(A1,A2)〕を中央に配置するこ
とができる。そして、Ａ１およびＢ１のソース−ドレイ
ンの接続、およびＡ２およびＢ２のソース−ドレインを
接続する配線は、表に出ることなく、拡散層ＤＩＦで結
ぶことができる。等価回路の結線図は、第１図（ｂ）の
ようになり、Ａ１およびＢ１の接続ノード 、Ａ２およびＢ２の接続ノード が前記拡散層ＤＩＦであり、両者をショートする配線は
形成されない。
ジスタQ03 に相当する入力Ａのトランジスタのゲート
と、Q04 に相当する入力Ｂのトランジスタのゲートを二
つに分割すると共に、Ａ，Ｂ，Ｂ，Ａと折返すように分
割配置する。ここで、図中に示すように、ゲート番号を
Ｂ１、Ａ１、Ａ２、Ｂ２とすると、接地ライン(GND) に
接続するＢ１およびＢ２のソース電極（ＳB1およびＳB
2）を両外側に配置し、出力OUT に接続するＡ１および
Ａ２のドレイン電極〔Ｄ(A1,A2)〕を中央に配置するこ
とができる。そして、Ａ１およびＢ１のソース−ドレイ
ンの接続、およびＡ２およびＢ２のソース−ドレインを
接続する配線は、表に出ることなく、拡散層ＤＩＦで結
ぶことができる。等価回路の結線図は、第１図（ｂ）の
ようになり、Ａ１およびＢ１の接続ノード 、Ａ２およびＢ２の接続ノード が前記拡散層ＤＩＦであり、両者をショートする配線は
形成されない。
このように、本実施例によれば、従来必要であったショ
ート電極と配線層が不要になり、パターン設計が楽にな
り、面積的にも有利で集積度が向上できる。且つ、電
極，配線が減少するので、浮遊容量が減り、高速動作が
可能になる。
ート電極と配線層が不要になり、パターン設計が楽にな
り、面積的にも有利で集積度が向上できる。且つ、電
極，配線が減少するので、浮遊容量が減り、高速動作が
可能になる。
第２図に本発明の他の実施例として、先に示した第５図
のＮＯＲゲート回路に本発明を適用した例を示す。第２
図（ａ）が集積回路上のパターンを、第２図（ｂ）がそ
の等価回路図である。第５図の負荷に備える２つの直列
接続のp-chトランジスタQ11,Q12 を二つに分割した例で
あり、入力Ａに接続するトランジスタをＡ１，Ａ２、入
力Ｂに接続するトランジスタをＢ１，Ｂ２と指示する。
この場合も、先の例と同様にＢ１、Ａ１、Ａ２、Ｂ２と
Ａ，Ｂを対称に折返して配置すれば良い。但し、第１図
と相違するのは、拡散層ＤＩＦがＰ形拡散層である点、
および両外側の電極（Ｂ１およびＢ２のソースＳB1，Ｓ
B2）が高位の電源(Vcc) ラインに接続している点であ
る。
のＮＯＲゲート回路に本発明を適用した例を示す。第２
図（ａ）が集積回路上のパターンを、第２図（ｂ）がそ
の等価回路図である。第５図の負荷に備える２つの直列
接続のp-chトランジスタQ11,Q12 を二つに分割した例で
あり、入力Ａに接続するトランジスタをＡ１，Ａ２、入
力Ｂに接続するトランジスタをＢ１，Ｂ２と指示する。
この場合も、先の例と同様にＢ１、Ａ１、Ａ２、Ｂ２と
Ａ，Ｂを対称に折返して配置すれば良い。但し、第１図
と相違するのは、拡散層ＤＩＦがＰ形拡散層である点、
および両外側の電極（Ｂ１およびＢ２のソースＳB1，Ｓ
B2）が高位の電源(Vcc) ラインに接続している点であ
る。
なお、以上の説明において、２入力のＮＡＮＤゲート回
路およびＮＯＲゲート回路を示したが、本発明は一般に
多入力（ｎ入力）の場合に適用できるものであり、例え
ば、Ａ，Ｂ，Ｃの３入力ＮＡＮＤゲートの実施例につい
て、第７図（ａ）にパターンを示し、等価回路を第７図
（ｂ）に示している。
路およびＮＯＲゲート回路を示したが、本発明は一般に
多入力（ｎ入力）の場合に適用できるものであり、例え
ば、Ａ，Ｂ，Ｃの３入力ＮＡＮＤゲートの実施例につい
て、第７図（ａ）にパターンを示し、等価回路を第７図
（ｂ）に示している。
以上の説明から明らかなように、本発明によれば、ＮＡ
ＮＤゲート回路またはＮＯＲゲート回路の直列接続のト
ランジスタを２分割して配置する場合、その中間ノード
同士がショートされない。その結果、負荷が軽減され、
高速動作、小面積になる。
ＮＤゲート回路またはＮＯＲゲート回路の直列接続のト
ランジスタを２分割して配置する場合、その中間ノード
同士がショートされない。その結果、負荷が軽減され、
高速動作、小面積になる。
第１図（ａ），（ｂ）は本発明の第１の実施例の集積回
路のパターンおよび対応する回路図、 第２図（ａ），（ｂ）は本発明の第２の実施例の集積回
路のパターンおよび対応する回路図、 第３図はＮＡＮＤゲートの回路例の回路図、 第４図（ａ），（ｂ）は従来例１の集積回路のパターン
および対応する回路図、 第５図はＮＯＲゲートの回路例の回路図、 第６図（ａ），（ｂ）は従来例２の集積回路パターンお
よび対応する回路図、 第７図（ａ），（ｂ）は本発明の３入力ＮＡＮＤゲート
の実施例のパターン及び回路図である。 Ａ，Ｂ……入力 Ｖｃｃ……（高位の）電源 ＧＮＤ……設置（ライン） ＤＩＦ……拡散層 ＯＵＴ……出力（ライン） Ａ１，Ａ２，Ｂ１，Ｂ２及びＣ１，Ｃ２……分割したト
ランジスタのゲート番号 Q01,Q02,Q03 ……負荷トランジスタ
路のパターンおよび対応する回路図、 第２図（ａ），（ｂ）は本発明の第２の実施例の集積回
路のパターンおよび対応する回路図、 第３図はＮＡＮＤゲートの回路例の回路図、 第４図（ａ），（ｂ）は従来例１の集積回路のパターン
および対応する回路図、 第５図はＮＯＲゲートの回路例の回路図、 第６図（ａ），（ｂ）は従来例２の集積回路パターンお
よび対応する回路図、 第７図（ａ），（ｂ）は本発明の３入力ＮＡＮＤゲート
の実施例のパターン及び回路図である。 Ａ，Ｂ……入力 Ｖｃｃ……（高位の）電源 ＧＮＤ……設置（ライン） ＤＩＦ……拡散層 ＯＵＴ……出力（ライン） Ａ１，Ａ２，Ｂ１，Ｂ２及びＣ１，Ｃ２……分割したト
ランジスタのゲート番号 Q01,Q02,Q03 ……負荷トランジスタ
Claims (2)
- 【請求項１】電源ラインと、 接地ラインと、 Ｎ本のゲート電極ラインと、 出力ラインと、 前記接地ラインと前記出力ラインとの間に直列に接続さ
れたＮ個の駆動用電解効果トランジスタと、 前記出力ラインと前記電源ラインとの間に並列に接続さ
れたＮ個の負荷用電界効果トランジスタとから構成さ
れ、 前記Ｎ個の直列に接続された駆動用電界効果トランジス
タを構成する各々の電界効果トランジスタをゲート電極
が接続される各々２個の電界効果トランジスタに分割し
て構成し、 かつ前記直列に接続されたＮ個の駆動用電界効果トラン
ジスタのＮ入力のゲート電極ラインはＮ個の負荷用電界
効果トランジスタの内の各々１つの負荷用電界効果トラ
ンジスタのゲート電極と共通に接続された、Ｎ入力のＮ
ＡＮＤゲート回路において、 前記Ｎ個の直列に接続された駆動用電界効果トランジス
タの２分割配置は、 出力ラインもしくは接地ラインの内の一方を中央に配置
し、他方の接地ラインもしくは出力ラインを両側に２本
配置するとともに、前記出力ラインと前記接地ラインと
の間においてＮ個の直列接続の駆動用電界効果トランジ
スタのソースもしくはドレイン拡散領域をＮ個のゲート
電極領域を介して順次配置し、中央の出力ラインもしく
は接地ラインに対して対称にＮ個の直列接続の駆動用電
界効果トランジスタを２分割配置したことを特徴とする
半導体集積回路。 - 【請求項２】電源ラインと、 接地ラインと、 Ｎ本のゲート電極ラインと、 出力ラインと、 前記接地ラインと前記出力ラインとの間に並列に接続さ
れたＮ個の駆動用電界効果トランジスタと、 前記出力ラインと前記電源ラインとの間に直列に接続さ
れたＮ個の負荷用電界効果トランジスタとから構成さ
れ、 前記Ｎ個の直列に接続された負荷用電界効果トランジス
タを構成する各々の電界効果トランジスタをゲート電極
が接続される各々２個の電界効果トランジスタに分割し
て構成し、 かつ前記直列に接続されたＮ個の負荷用電界効果トラン
ジスタのＮ入力のゲート電極ラインはＮ個の駆動用電界
効果トランジスタの内の各々１つの駆動用電界効果トラ
ンジスタのゲート電極と共通に接続された、Ｎ入力のＮ
ＯＲゲート回路において、 前記Ｎ個の直列に接続された負荷用電界効果トランジス
タの２分割配置は、 出力ラインもしくは電源ラインの内の一方を中央に配置
し、他方の電源ラインもしくは出力ラインを両側に２本
配置するとともに、前記出力ラインと前記電源ラインと
の間においてＮ個の直列接続の負荷用電界効果トランジ
スタのソースもしくはドレイン拡散領域をＮ個のゲート
電極領域を介して順次配置し、中央の出力ラインもしく
は電源ラインに対して対称にＮ個の直列接続負荷用の電
界効果トランジスタを２分割配置したことを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221380A JPH0638477B2 (ja) | 1986-09-19 | 1986-09-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221380A JPH0638477B2 (ja) | 1986-09-19 | 1986-09-19 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6376468A JPS6376468A (ja) | 1988-04-06 |
| JPH0638477B2 true JPH0638477B2 (ja) | 1994-05-18 |
Family
ID=16765874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61221380A Expired - Fee Related JPH0638477B2 (ja) | 1986-09-19 | 1986-09-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638477B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56125854A (en) * | 1980-03-10 | 1981-10-02 | Nec Corp | Integrated circuit |
-
1986
- 1986-09-19 JP JP61221380A patent/JPH0638477B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56125854A (en) * | 1980-03-10 | 1981-10-02 | Nec Corp | Integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6376468A (ja) | 1988-04-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |