JPS637597A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS637597A JPS637597A JP61149969A JP14996986A JPS637597A JP S637597 A JPS637597 A JP S637597A JP 61149969 A JP61149969 A JP 61149969A JP 14996986 A JP14996986 A JP 14996986A JP S637597 A JPS637597 A JP S637597A
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- Japan
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- signal
- address
- timer
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- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 abstract 2
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- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 4
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
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Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はメモリ回路に関し、特にマイクロコンピュータ
に内蔵された不揮発性ＲＡＭの操作回路に関する。
に内蔵された不揮発性ＲＡＭの操作回路に関する。
従来の技術
最近、不揮発性ＲＡＭの技術が量産可能な迄に確立され
てきた。
てきた。
不揮発性ＲＡＭをマイクロコンピュータで操作する場合
のブロック図の従来例を第２図に示す。
のブロック図の従来例を第２図に示す。
不揮発性ＲＡＭ１はＲ／Ｗ （読み出し／書き込み）バ
ッファ２を介してデータバス６に接続している。
ッファ２を介してデータバス６に接続している。
データバス６はまた、アドレスレジスタ４とアドレスデ
コーダ３を介して不揮発性ＲＡＭＩに接続している。
コーダ３を介して不揮発性ＲＡＭＩに接続している。
書き込み／消去は次のようにして行う。バ・ノファ２に
はタイマー回路１４からのタイマー信号５及びＷ／Ｅ／
Ｒ（書き込み／消去／読み出し）信号７が人力されて、
データバス６からバッファ２にデータが人力される。メ
モリの書き込み／消去時間はタイマー信号５によって制
御されると共にこのタイマー信号により現在書き込み／
消去中であることがわかるようになっている。−方デー
タバス６上から必要なアドレスがアドレスレジスタ４に
人力された後アドレスデコーダ３に送られ、このデコー
ダ３からの出力により不揮発性ＲＡ Ｍｌのアドレス選
択が行われる。この指定されたアドレスにバッファ２の
データが書き込み／消去される。読み出しの場合もデー
タの流れが逆になるだけで同様の操作が行われる。
はタイマー回路１４からのタイマー信号５及びＷ／Ｅ／
Ｒ（書き込み／消去／読み出し）信号７が人力されて、
データバス６からバッファ２にデータが人力される。メ
モリの書き込み／消去時間はタイマー信号５によって制
御されると共にこのタイマー信号により現在書き込み／
消去中であることがわかるようになっている。−方デー
タバス６上から必要なアドレスがアドレスレジスタ４に
人力された後アドレスデコーダ３に送られ、このデコー
ダ３からの出力により不揮発性ＲＡ Ｍｌのアドレス選
択が行われる。この指定されたアドレスにバッファ２の
データが書き込み／消去される。読み出しの場合もデー
タの流れが逆になるだけで同様の操作が行われる。
発明が解決しようとする問題点
不揮発性ＲＡＭは本質的に長い書き込み／消去時間（例
えばミＩＪ秒の単位）と、高速の読み出し時間（例えば
１００ナノ秒前後）で動作する特性をもっている。
えばミＩＪ秒の単位）と、高速の読み出し時間（例えば
１００ナノ秒前後）で動作する特性をもっている。
ところで、マイクロコンピュータのエマシンサイクルは
１マイクロ秒前後のものも十分可能な程にＬＳＩの技術
は進歩して来ている。従って、マイクロコンピュータで
不揮発性ＲＡＭを操作する場合、マシンサイクルに対し
て長い書き込み／消去時間を要する為、この間不揮発性
ＲＡＭに対し欲しいデータのアクセスも出来ず不揮発性
ＲＡＭの使用効率を悪くしていた。
１マイクロ秒前後のものも十分可能な程にＬＳＩの技術
は進歩して来ている。従って、マイクロコンピュータで
不揮発性ＲＡＭを操作する場合、マシンサイクルに対し
て長い書き込み／消去時間を要する為、この間不揮発性
ＲＡＭに対し欲しいデータのアクセスも出来ず不揮発性
ＲＡＭの使用効率を悪くしていた。
そこで本発明は、不揮発性ＲＡＭの書き込み／消去中に
も割り込み読み出しが可能な高使用効率のメモリ回路を
提供することを目的とする。
も割り込み読み出しが可能な高使用効率のメモリ回路を
提供することを目的とする。
問題点を解決するための手段
上記の目的をもつ本発明のメモリ回路は、不揮発性ＲＡ
Ｍと書き込み／消去時間を制御するタイマー回路とを少
なくとも備えたマイクロコンピュータに於いて、前記タ
イマー回路の基準クロック周波数を前記マイクロコンピ
ュータの１マシンサイクルと同一になるようにすると共
に、前記不揮発性ＲＡＭに書き込み中又は消去中でも割
り込み読み出しをする場合読み出し信号で前記タイマー
回路を制御できるようにして構成される。
Ｍと書き込み／消去時間を制御するタイマー回路とを少
なくとも備えたマイクロコンピュータに於いて、前記タ
イマー回路の基準クロック周波数を前記マイクロコンピ
ュータの１マシンサイクルと同一になるようにすると共
に、前記不揮発性ＲＡＭに書き込み中又は消去中でも割
り込み読み出しをする場合読み出し信号で前記タイマー
回路を制御できるようにして構成される。
実施例
以下に本発明について図面を参照して説明する。
第１図に本発明のメモリ回路のブロック図を示す。不揮
発性ＲＡＭ１はＲ／Ｗバッファ２を介してデータバス６
に接続している。データバス６はまた、アドレスレジス
タ４とアドレスデコーダ３を介して不揮発性ＲＡＭ １
に接続している。アドレスレジスタ４は、書き込み／消
去中に読み出しを行うために用いるアドレスレジスタ４
ｂと通常のアドレスレジスタ４ａに分かれている。これ
らアドレスレジスタ間の切り換えはレジスタ制御回路９
により行う。バッファ２はタイマー回路１４からのタイ
マー信号５及びＷ ／ Ｅ ／ Ｒ信号７により制御さ
れるが、このクイマー回路１４は、ＣＰＵのマシンサイ
クルクロック１０と、レジスタ制御回路９からの信号の
アンドゲート８出力により制御される。
発性ＲＡＭ１はＲ／Ｗバッファ２を介してデータバス６
に接続している。データバス６はまた、アドレスレジス
タ４とアドレスデコーダ３を介して不揮発性ＲＡＭ １
に接続している。アドレスレジスタ４は、書き込み／消
去中に読み出しを行うために用いるアドレスレジスタ４
ｂと通常のアドレスレジスタ４ａに分かれている。これ
らアドレスレジスタ間の切り換えはレジスタ制御回路９
により行う。バッファ２はタイマー回路１４からのタイ
マー信号５及びＷ ／ Ｅ ／ Ｒ信号７により制御さ
れるが、このクイマー回路１４は、ＣＰＵのマシンサイ
クルクロック１０と、レジスタ制御回路９からの信号の
アンドゲート８出力により制御される。
上記の回路における書き込み／消去は次のようにして行
われる。不揮発ＲＡＭ１の書き込み／消去用タイマー信
号５はＣＰＩＪのマシンサイクルクロックをタイマー回
路１４に人力することにより作られる。なお、このタイ
マー回路１４はＷ／Ｅ （書き込み／消去）信号１２に
より動作を開始する。このタイマー信号５に基づく信号
はアドレスデコーダ３、Ｒ／Ｗバッファ２に供給され、
不揮発ＲＡＭ１は高電圧（ｖｐｐ）を印加される。又こ
のタイマー信号に基づく信号は一方で書き込み／消去中
であることをテスト出来る様、レジスタ制御回路９から
アンドゲート８にフィードバックされる。
われる。不揮発ＲＡＭ１の書き込み／消去用タイマー信
号５はＣＰＩＪのマシンサイクルクロックをタイマー回
路１４に人力することにより作られる。なお、このタイ
マー回路１４はＷ／Ｅ （書き込み／消去）信号１２に
より動作を開始する。このタイマー信号５に基づく信号
はアドレスデコーダ３、Ｒ／Ｗバッファ２に供給され、
不揮発ＲＡＭ１は高電圧（ｖｐｐ）を印加される。又こ
のタイマー信号に基づく信号は一方で書き込み／消去中
であることをテスト出来る様、レジスタ制御回路９から
アンドゲート８にフィードバックされる。
つまり不揮発性ＲＡＭ １が現在書き込み／読み出し中
であればフィードバック信号がアクティブとなる。この
信号はアンドゲート８に人力される際に反転されるから
、不揮発性ＲＡＭ１に対し書き込み／消去の要求はしな
いように出来る。タイマー信号５及びＷ／Ｅ／Ｒ信号７
によりバッファ２にはデータバス６からデータが入力さ
れる。−方データバス６からは必要なアドレスがアドレ
スレジスタ４ａに人力された後アドレスデコーダ３に送
られる。このアドレスデコーダ３からの出力により不揮
発性ＲＡＭＩのアドレス選択が行われる。
であればフィードバック信号がアクティブとなる。この
信号はアンドゲート８に人力される際に反転されるから
、不揮発性ＲＡＭ１に対し書き込み／消去の要求はしな
いように出来る。タイマー信号５及びＷ／Ｅ／Ｒ信号７
によりバッファ２にはデータバス６からデータが入力さ
れる。−方データバス６からは必要なアドレスがアドレ
スレジスタ４ａに人力された後アドレスデコーダ３に送
られる。このアドレスデコーダ３からの出力により不揮
発性ＲＡＭＩのアドレス選択が行われる。
この指定されたアドレスにバッファ２のデータが書き込
み／消去される。
み／消去される。
一方読み出しは割り込みで実行出来る。この場合アドレ
スレジスタ４ｂを使用する。書き込み／消去中に読み出
したい時アドレスは前記の如くアドレスレジスタ４ｂに
セットされ割り込みが行なわれる。データの流れが書き
込み／消去の場合と逆になるだけで必要な操作は同じで
ある。この時、読み出し信号はタイマー用クロック１０
を禁止する為書き込み／消去時間は読み出しで何回割り
込まれても影響を受けない。なぜなら読み出しサイクル
時間とタイマー回路１４のクロックは同じ時間になるよ
うにタイマー用クロック１０が使われている為である。
スレジスタ４ｂを使用する。書き込み／消去中に読み出
したい時アドレスは前記の如くアドレスレジスタ４ｂに
セットされ割り込みが行なわれる。データの流れが書き
込み／消去の場合と逆になるだけで必要な操作は同じで
ある。この時、読み出し信号はタイマー用クロック１０
を禁止する為書き込み／消去時間は読み出しで何回割り
込まれても影響を受けない。なぜなら読み出しサイクル
時間とタイマー回路１４のクロックは同じ時間になるよ
うにタイマー用クロック１０が使われている為である。
不揮発性ＲＡＭは書き込み／消去時間が一定でないとそ
のＲＡＭの保持時間、メモリセルの劣化速度が異なって
くる為、前記の如く割り込みがあってもタイマー時間累
積が影響を受けない様にすることは極めて重要である。
のＲＡＭの保持時間、メモリセルの劣化速度が異なって
くる為、前記の如く割り込みがあってもタイマー時間累
積が影響を受けない様にすることは極めて重要である。
以上に本発明の一実施例について述べたが本発明の構成
はマイクロコンビコータに内蔵した場合だけではなく、
不揮発性ＲＡＭだけで１チツプ化された場合にも同様で
ある。この場合タイマー回路と不揮発性ＲＡＭが１チツ
プ化されてもタイマー用クロックと読み出し用制御クロ
ックが同じであれば割り込み読み出しを行なうことが可
能である。
はマイクロコンビコータに内蔵した場合だけではなく、
不揮発性ＲＡＭだけで１チツプ化された場合にも同様で
ある。この場合タイマー回路と不揮発性ＲＡＭが１チツ
プ化されてもタイマー用クロックと読み出し用制御クロ
ックが同じであれば割り込み読み出しを行なうことが可
能である。
発明の詳細
な説明した様に本発明によるメモリ回路では、不揮発性
メモリの書き込み／消去中に割り込み読み出しが出来る
為、不揮発性メモリの使用効率を高くすることが可能で
ある。
メモリの書き込み／消去中に割り込み読み出しが出来る
為、不揮発性メモリの使用効率を高くすることが可能で
ある。
第１図は本発明のメモリ回路のブロック図、第２図は従
来のメモリ回路のブロック図である。 （主な参照番号） １・・不揮発性Ｒ、Ａ Ｍ 。 ２・・Ｒ／Ｗ （読み出し／書き込み）バッファ、３・
・アドレスデコーダ、 ４・・アドレスレジスタ、 ５・・タイマー信号、 ６・・データバス、 ７・・Ｗ／Ｅ／Ｒ（書き込み／消去／読み出し）信号、
９・・レジスタ制御回路、 １０・・ＣＰＬＩのマシンサイクルクロック、１２・・
Ｗ／Ｅ （書き込み／消去〉信号、１４・・タイマー回
路
来のメモリ回路のブロック図である。 （主な参照番号） １・・不揮発性Ｒ、Ａ Ｍ 。 ２・・Ｒ／Ｗ （読み出し／書き込み）バッファ、３・
・アドレスデコーダ、 ４・・アドレスレジスタ、 ５・・タイマー信号、 ６・・データバス、 ７・・Ｗ／Ｅ／Ｒ（書き込み／消去／読み出し）信号、
９・・レジスタ制御回路、 １０・・ＣＰＬＩのマシンサイクルクロック、１２・・
Ｗ／Ｅ （書き込み／消去〉信号、１４・・タイマー回
路
Claims (1)
- 不揮発性ＲＡＭと該不揮発性ＲＡＭの書き込み／消去時
間を制御するタイマー回路とを少なくとも備えたマイク
ロコンピュータに於いて、前記タイマー回路の基準クロ
ック周波数を前記マイクロコンピュータの１マシンサイ
クルと同一にするとともに、前記不揮発性ＲＡＭに書き
込み中又は消去中に割り込み読み出しをする場合、読み
出し信号で前記タイマー回路を制御することを特徴とす
るメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61149969A JPS637597A (ja) | 1986-06-26 | 1986-06-26 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61149969A JPS637597A (ja) | 1986-06-26 | 1986-06-26 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS637597A true JPS637597A (ja) | 1988-01-13 |
Family
ID=15486576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61149969A Pending JPS637597A (ja) | 1986-06-26 | 1986-06-26 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS637597A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59202283A (ja) * | 1983-04-28 | 1984-11-16 | Kasei Optonix Co Ltd | 硫化物螢光体 |
| JPH0286373A (ja) * | 1988-09-22 | 1990-03-27 | Konica Corp | カメラ |
-
1986
- 1986-06-26 JP JP61149969A patent/JPS637597A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59202283A (ja) * | 1983-04-28 | 1984-11-16 | Kasei Optonix Co Ltd | 硫化物螢光体 |
| JPH058235B2 (ja) * | 1983-04-28 | 1993-02-01 | Kasei Optonix | |
| JPH0286373A (ja) * | 1988-09-22 | 1990-03-27 | Konica Corp | カメラ |
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