JP2001350642A

JP2001350642A - データ処理装置

Info

Publication number: JP2001350642A
Application number: JP2001116270A
Authority: JP
Inventors: Katsumi Iwata; 克美岩田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-02-07
Filing date: 2001-04-16
Publication date: 2001-12-21
Anticipated expiration: 2015-12-27
Also published as: JP3669625B2

Abstract

(57)【要約】【課題】オンチップ不揮発性メモリに対する消去及び
書込み処理をオンボードとＰＲＯＭライタにより可能に
する場合の利便性を向上させることができるデータ処理
装置を提供する。【解決手段】電気的に消去及び書込み可能な不揮発性
メモリ（１８）と、前記不揮発性メモリをアクセス可能
な中央処理装置（１２）と、前記中央処理装置により前
記不揮発性メモリの消去及び書込みを行うオンボードプ
ログラミングモードと外部のＰＲＯＭライタにより前記
不揮発性メモリの消去及び書込みを行うＰＲＯＭモード
を選択的に設定可能なモード設定手段（ＭＣ）と有す
る。前記オンボードプログラミングモードは、不揮発性
メモリの全面を消去及び書込みするブートモードと不揮
発性メモリの一部を消去及び書込み可能にするユーザブ
ートモードを含み、前記モード設定手段はブートモード
とユーザブートモードを選択的に設定可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ処理装置と
されるシングルチップ・マイクロコンピュータに内蔵さ
れたプログラムメモリのオンボード書込み技術に関し、
例えば、一括消去型の電気的に消去可能な及びプログラ
ム可能な不揮発性記憶装置（以下単に、フラッシュ型Ｅ
ＥＰＲＯＭ、又は、フラッシュメモリとも称する。）を
プログラムメモリとして備えたシングルチップ・マイク
ロコンピュータに適用して有効な技術に関する。

【０００２】

【従来の技術】データ処理装置としてのシングルチップ
・マイクロコンピュータ（単にマイクロコンピュータと
も称する）は、動作プログラムを記憶するプログラムメ
モリを内蔵する。シングルチップ・マイクロコンピュー
タは、上記内蔵プログラムメモリに記憶される動作プロ
グラムに規定される所定のデータ処理を実行する。

【０００３】上記プログラムメモリは、マスク型不揮発
性記憶装置（以下、マスク型リード・オンリ・メモリ又
はマスクＲＯＭと称する）や電気的にプログラム可能な
不揮発性記憶装置（以下単にＥＰＲＯＭと称する）で形
成されてきた。しかし、近年では、一括消去型の電気的
に消去可能な及びプログラム可能な不揮発性記憶装置
（以下単にフラッシュ型ＥＥＰＲＯＭ、又は、フラッシ
ュメモリとも称する）がプログラムメモリに適用される
様になってきた。

【０００４】フラッシュメモリは、一旦書き込んだデー
タを電気的に消去したり或いは電気的に書き換えたりす
ることが可能である。そのため、プログラムメモリとし
てフラッシュメモリを内蔵するマイクロコンピュータ
は、例えば、以下の利点を有する。

【０００５】ユーザーの開発するソフトウェアプログラ
ム（アプリケーションソフト）の確定は、一般的に遅れ
やすい傾向にある。従って、ソフトウェアプログラムの
確定前に、マイクロコンピュータ応用システムのハード
ウェアを組立て、その後、マイクロコンピュータ内のフ
ラッシュメモリへ開発されたソフトウェアプログラムを
書込む事ができる。それによって、マイクロコンピュー
タ応用システムの出荷が迅速化できる。

【０００６】さらに、一度出荷した応用システムのソフ
トウェアに関し、仕様の変更されたソフトウェアの開発
や機能の追加されたソフトウェア（アップグレード版或
いはバージョンアップされたソフトウェアなど）の開発
が行われたとき、一度出荷した応用システムのソフトウ
ェアをユーザ側で上記新規に開発したソフトウェアへ書
換えることができる。

【０００７】すなわち、プログラムメモリとしてフラッ
シュメモリを内蔵するマイクロコンピュータにおいて、
マイクロコンピュータをプリント基板、実装基板又はシ
ステム基板上へ実装した後、上記フラッシュメモリ内へ
動作プログラムを書きこむための処理が可能とされる。
本明細書において、フラッシュメモリを内蔵するマイク
ロコンピュータをプリント基板、実装基板又はシステム
基板上へ実装した状態で、内蔵フラッシュメモリへデー
タを書き込むような処理を「オンボード書込み処理」と
称し、この書き込みモードを「オンボード書込みモー
ド」と称する。

【０００８】オンボード書込みモードには、幾つかの方
式が考えられる。それらを大きく分類すると、以下の２
通りに分類される。

【０００９】第１方式は、ユーザープログラムモード又
はブートモードとされる。これらのモードは、マイクロ
コンピュータに内蔵される中央処理装置（ＣＰＵ）のプ
ログラム実行の流れを、オンボード書込み処理へ分岐
し、フラッシュメモリのデータを中央処理装置で変更す
る方式とされる。

【００１０】第２方式は、ＲＯＭライタを利用した書き
込みモードとされる。このモードは、マイクロコンピュ
ータを停止して、外部的な手段（ＲＯＭライタ）でフラ
ッシュメモリのデータの変更を実現する方式とされる。

【００１１】特開平６−１８０６６４号公報は、フラッ
シュメモリの書き換え時、異常処理プログラムを別の領
域へ移し、書き換え時の異常に対応するようにしたシス
テムを開示している。

【００１２】

【発明が解決しようとする課題】上記第１方式におい
て、内蔵フラッシュメモリの記憶内容自体が書換えの対
象とされるため、内蔵ＲＡＭ（ランダム・アクセス・メ
モリ）などのフラッシュメモリ以外のメモリに存在する
書き込み制御プログラムを中央処理装置（ＣＰＵ）で実
行し、フラッシュメモリの消去又は書込みを行うように
している。

【００１３】上記第１方式における上記フラッシュメモ
リの消去又は書込み状態において、マイクロコンピュー
タの本来の機能は失われない。そのため、マイクロコン
ピュータの外部から供給された信号入力に起因して、中
央処理装置（ＣＰＵ）に対する割込みが誤って発生した
り、或いは、書き込み制御プログラムの実行中にアドレ
スエラーが生じたりする場合がある。また、ＮＭＩ（ノ
ンマスカブル割り込み）は、割り込み自体を禁止できな
いので、意図しないＮＭＩが上記第１方式におけるフラ
ッシュメモリの書き込み又は消去中に発生する可能性が
ある。ＮＭＩでなくとも、誤って割り込みを許可状態に
し、同様の状態となる可能性がある。

【００１４】一般的には、割込みの発生やアドレスエラ
ーの発生が生じた場合、割込み処理ルーチン或いは例外
処理ルーチンへ中央処理装置の処理が分岐される。中央
処理装置の処理を割込み処理ルーチン或いは例外処理ル
ーチンへ分岐させる為に利用されるのが、割込み処理ル
ーチン或いは例外処理ルーチンの先頭アドレスを示すベ
クタアドレスである。割込みの発生や例外処理の発生が
起きた場合、対応する割込み処理ルーチン或いは例外処
理ルーチンのベクタアドレスが中央処理装置によって取
得される。そして、その取得されたベクタアドレスは中
央処理装置のプログラムカウンタに書き込まれ、中央処
理装置のプログラムフローがベクタアドレスの示すアド
レスへジャンプすることで、対応する割込み処理或いは
例外処理が実行される。

【００１５】ここで注意すべき事項は以下の事項である
事が発明者の検討によって明らかとされた。

【００１６】すなわち、一般的に、複数のベクタアドレ
スは、プログラムメモリ内のベクタアドレス格納領域内
に記憶される。フラッシュメモリがプログラムメモリと
される場合においてもそれに関しては同様であり、複数
のベクタアドレスはフラッシュメモリ内のベクタアドレ
ス格納領域内に格納される。

【００１７】ところが、フラッシュメモリがプログラム
メモリとされ、かつ、上記フラッシュメモリに対してユ
ーザープログラムモード又はブートモードでの消去又は
書込みが実行されている時、割込みの発生や例外処理の
発生が生じた場合、中央処理装置はフラッシュメモリ内
のベクタアドレス格納領域内に格納される所望のベクタ
アドレスを取得できない。

【００１８】すなわち、フラッシュメモリのユーザープ
ログラムモード又はブートモードでの消去又は書込みの
ための書き換え制御プログラムがフラッシュメモリ以外
のメモリ（例えば、ＲＡＭ）に存在するにもかかわら
ず、ベクタアドレスがプログラムメモリ内に存在する。
そのため、プログラムメモリであるフラッシュメモリに
対する消去処理又は書込み処理中においては、正しいベ
クタアドレスが得られない。その結果、プログラムメモ
リのユーザープログラムモード又はブートモード時にお
いて、割込みの発生や例外処理の発生が生じた場合、マ
イクロコンピュータの暴走、さらには応用システムの破
損の危険がある事が解った。また、マイクロコンピュー
タが暴走し、フラッシュメモリの過消去・過書き込み等
が発生すると、そのマイクロコンピュータ応用システム
の再生が不可能になる場合もある。一方、電源電位の低
下等の異常事態は、ＮＭＩ等の割り込みで検出するのが
一般的な手段である。

【００１９】なお、フラッシュメモリに対する消去処理
又は書込み処理は、消去ベリファイ動作及び書き込みベ
リファイ動作を含むものとみなされる。

【００２０】フラッシュメモリをプログラムメモリとし
て内蔵するマイクロコンピュータにおいては、応用シス
テムのハードウェアの組立後、ユーザ側が内蔵フラッシ
ュメモリへソフトウェアを書込んだり、一度出荷した応
用システムの内蔵フラッシュメモリのソフトウェアを書
換え可能である。そのため、フラッシュメモリをマイク
ロコンピュータに内蔵することの利点は多い。しかし、
内蔵フラッシュメモリのユーザープログラムモード又は
ブートモードでのオンボード書込みモード中における割
込みの発生や例外処理の発生は、マイクロコンピュータ
の暴走や応用システムの破損の危険の原因となる事が明
らかになった。

【００２１】本発明の目的は、プログラムメモリのオン
ボード書込みの際のシステムの安全性の向上を図ること
にある。

【００２２】本発明の他の目的は、電気的に消去可能な
及びプログラム可能な不揮発性記憶装置をプログラムメ
モリとして含むデータ処理装置において、上記プログラ
ムメモリのオンボード書込み時に割込み処理或いは例外
処理の要求がされた場合であっても、暴走や破損の危険
を防止可能にすることにある。

【００２３】本発明のさらに他の目的は、フラッシュメ
モリをプログラムメモリとして含むマイクロコンピュー
タであって、上記プログラムメモリのオンボード書込み
又は消去時に割込み処理或いは例外処理の要求がされた
場合、その要求に応答可能なマイクロコンピュータのよ
うなデータ処理装置を提供することにある。

【００２４】本発明のさらに別の目的は、フラッシュメ
モリをプログラムメモリとして含むシングルチップマイ
クロコンピュータであって、上記プログラムメモリの書
込み又は消去時に割込み処理或いは例外処理の要求がさ
れた場合、中央処理装置が対応する割込み処理或いは例
外処理に関係するベクタアドレスを取得可能に構成され
たシングルチップマイクロコンピュータのようなデータ
処理装置を提供することにある。

【００２５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００２６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００２７】データ処理装置は、電気的に消去又は書込
みが可能なプログラムメモリ（１８）と、上記プログラ
ムメモリ（１８）をアクセス可能な中央処理装置（１
２）と、上記プログラムメモリの消去又は書込み中の割
込み発生或いは例外処理の発生に起因する誤動作を排除
するための誤動作排除手段とを含む。

【００２８】上記誤動作排除手段は、以下の構成を含む
事ができる。

【００２９】〔１〕図６に示されるように、上記プログ
ラムメモリ（１８）の消去処理又は書込み処理が行われ
ている期間、上記中央処理装置（１２）に対する割込み
要求或いは例外処理要求を排除もしくは無効化するため
の第１制御論理回路（Ｇ５）が上記データ処理装置に設
けられる。

【００３０】したがって、ユーザープログラムモード又
はブートモードで上記プログラムメモリ（１８）の消去
処理又は書込み処理が行われている期間において、上記
第１制御論理回路（Ｇ５）は上記中央処理装置（１２）
に対する割込み要求或いは例外処理要求を排除もしくは
無効化するので、上記中央処理装置（１２）は、上記プ
ログラムメモリ（１８）の消去処理又は書込み処理が行
われている期間、割込み要求或いは例外処理要求に対応
するベクタアドレスの取得動作を実行しない。このこと
が、プログラムメモリ（１８）のオンボード書込みの際
のシステムの安全性の向上を達成する。これによって、
意図しない割り込み要求の発生を禁止できる。

【００３１】〔２〕図７に示されるように、ユーザープ
ログラムモード又はブートモードで上記プログラムメモ
リ（１８）の消去処理又は書込み処理が行われている期
間、上記中央処理装置（１２）に対する割込み要求或い
は例外処理要求に応答して、上記プログラムメモリ（１
８）に対する消去処理又は書込み処理を中止させる為の
第２制御論理回路（Ｇ６）が上記データ処理装置に設け
られる。

【００３２】すなわち、上記プログラムメモリ（１８）
の消去処理又は書込み処理が行われている期間におい
て、上記第２制御論理回路（Ｇ６）は、上記中央処理装
置（１２）に対する割込み要求或いは例外処理要求に応
答し、上記プログラムメモリ（１８）に対する消去処理
又は書込み処理を中止させる。具体的には、上記第２制
御論理回路（Ｇ６）は、上記プログラムメモリ（１８）
に設けられた動作制御レジスタの消去制御ビット（３
２）、書き込み制御ビット（３３）、ベリファイ制御ビ
ット（３４）等の制御ビットのデータを活性化状態から
非活性化状態へ変更する。

【００３３】したがって、上記プログラムメモリ（１
８）の消去処理又は書込み処理が行われている期間に上
記中央処理装置（１２）に対する割込み要求或いは例外
処理要求が発生した時、上記第２制御論理回路（Ｇ６）
は上記プログラムメモリ（１８）に対する消去処理又は
書込み処理を中止させる。このような割り込みの発生は
書き込み及び消去制御プログラムのプログラミングミス
や停電などの非常事態の原因であることもある。そこ
で、上記プログラムメモリ（１８）に対する消去処理又
は書込み処理を中止させる事で、フラッシュメモリの過
消去・過書き込みの発生が防止される。また、その後上
記中央処理装置（１２）は、上記プログラムメモリ（１
８）から上記割込み要求或いは例外処理要求に対応する
ベクタアドレスを取得する事ができる。以上により、プ
ログラムメモリ（１８）のオンボード書込みの際のシス
テムの安全性の向上が達成する。

【００３４】〔３〕図３及び図５に示されるように、上
記プログラムメモリ（１８）の消去処理又は書込み処理
が行われている期間に上記中央処理装置（１２）に対す
る割込み要求或いは例外処理要求が発生した時、上記プ
ログラムメモリ（１８）のベクタアドレス格納領域のア
クセスを禁止し、上記プログラムメモリ（１８）以外の
メモリ、例えば、ランダムアクセスメモリ（１３）の所
定領域をアクセスできるように、メモリ選択動作を上記
プログラムメモリ（１８）から上記プログラムメモリ
（１８）以外のメモリへ変更させる選択メモリ変更手段
（Ｇ１、Ｇ２、Ｇ４）がデータ処理装置に設けられる。
なお、上記選択メモリ変更手段（Ｇ１、Ｇ２、Ｇ４）は
バスコントローラ（２７）に設けることができる。

【００３５】この場合、上記プログラムメモリ（１８）
以外のメモリの所定領域には、予め、上記プログラムメ
モリ（１８）の消去処理又は書込み処理が行われている
期間において上記中央処理装置（１２）に対する割込み
要求或いは例外処理要求が発生した時に処理すべき割り
込み処理又は例外処理のためのベクタアドレスデータが
格納されている。そして、上記所定記憶領域に格納され
たベクタアドレスデータは、上記プログラムメモリ（１
８）以外のメモリの他の記憶領域に格納された所定割込
み処理ルーチン或いは例外処理ルーチンの先頭アドレス
を示すように設定される。

【００３６】〔３・１〕上記〔３〕において、上記選択
メモリ変更手段（Ｇ１，Ｇ２）は、上記プログラムメモ
リ（１８）の消去処理又は書込み処理が行われている期
間に上記中央処理装置（１２）に対する割込み要求或い
は例外処理要求が発生した時、上記プログラムメモリ
（１８）のベクタアドレス格納領域のアクセスの検出に
応答し、上記プログラムメモリ（１８）の選択信号を不
活性化する。その代わり、上記選択メモリ変更手段（Ｇ
１，Ｇ２）は、上記プログラムメモリ（１８）以外のメ
モリ（１３）の選択信号を活性化する。

【００３７】〔３・２〕上記〔３〕において、上記選択
メモリ変更手段（Ｇ４）は、上記プログラムメモリ（１
８）の消去処理又は書込み処理が行われている期間に上
記中央処理装置（１２）に対する割込み要求或いは例外
処理要求が発生した時、上記プログラムメモリ（１８）
のベクタアドレス格納領域のアクセスの検出に応答し、
上記プログラムメモリ（１８）のベクタアドレス格納領
域をアクセスするためのアドレス信号を上記プログラム
メモリ（１８）以外のメモリ、例えば、ランダムアクセ
スメモリ（１３）の所定記憶領域をアクセスするアドレ
ス信号へ変換する。

【００３８】上記〔３・１〕及び上記〔３・２〕の様に
構成することにより、ユーザープログラムモード又はブ
ートモードで上記プログラムメモリ（１８）の消去処理
又は書込み処理が行われている期間において上記中央処
理装置（１２）に対する割込み要求或いは例外処理要求
が発生した場合であっても、上記中央処理装置（１２）
は対応する割込み処理ルーチン或いは例外処理ルーチン
に関するベクタアドレスを上記プログラムメモリ（１
８）以外のメモリの他の記憶領域をアクセスすることに
よって取得できる。従って、ＮＭＩ割り込みを使用し
て、停電による電源電圧Ｖｃｃの低下等の非常事態をマ
イクロコンピュータに通知し、上記プログラムメモリ
（１８）に対する消去処理又は書込み処理を中止させる
事で、フラッシュメモリの過消去・過書き込みの発生が
防止される。この場合、ＮＭＩに対する割り込み処理ル
ーチンの中で、消去処理又は書込み処理の中止状態を記
録する処理を実行し、フラッシュメモリを過消去・過書
き込みや中間状態等の異常状態から保護できる。このこ
とが、プログラムメモリ（１８）のオンボード書込みの
際のシステムの安全性の向上を達成する。

【００３９】

【発明の実施の形態】図１は、本発明にしたがうデータ
処理装置としてのシングルチップ・マイクロコンピュー
タ３０を示している。特に制限されないが、シングルチ
ップ・マイクロコンピュータ３０は、単結晶シリコン基
板などの一つの半導体基板（半導体チップ）上に形成さ
れる。

【００４０】図１に示されるように、シングルチップ・
マイクロコンピュータ３０は、特に制限されないが、割
込み制御回路１０、クロック発振器１１、中央処理装置
（ＣＰＵ）１２、内蔵ランダム・アクセス・メモリ（Ｒ
ＡＭ）１３、ホストインタフェース回路１４、シリアル
通信回路とされるシリアルコミュニケーションインタフ
ェース回路１５、１０ビットのアナログ・デジィタル変
換回路（Ａ／Ｄ変換器）１６、８ビットのデジィタル・
アナログ変換回路（Ｄ／Ａ変換器）１７、プログラムメ
モリとれる内蔵リード・オンリ・メモリ（ＲＯＭ）１
８、ウォッチドッグタイマ回路１９、１６ビットのフリ
ーランニングタイマ回路２０、８ビットのタイマ回路２
１、パルス幅変調のために利用されるＰＷＭタイマ回路
２２、及び複数の信号入力、信号出力又は信号入出力に
利用されるポートＰ１〜Ｐ９を含む。

【００４１】これらの回路モジュール（１０、１２〜２
２、Ｐ１〜Ｐ９）がアドレスバス２４及びデータバス２
６によって結合され、中央処理装置１２がアドレスバス
２４及びデータバス２５、２６を用いて回路モジュール
（１２〜２２、Ｐ１〜Ｐ９）をアクセスできるようにさ
れる。

【００４２】中央処理装置１２が回路モジュール（１２
〜２２、Ｐ１〜Ｐ９）の何れかをアクセスする場合、中
央処理装置１２はアクセスの対象とされる回路モジュー
ルに割り当てられたアドレスを選択するためのアドレス
信号を上記アドレスバス２４へ発生する。この時、デー
タリードモードであるなら、アクセスの対象とされる回
路モジュールはデータバス２５、２６にデータを出力
し、上記中央処理装置１２はデータバス２６を介してそ
のデータを取り込む。一方、データライトモードである
なら、上記中央処理装置１２はデータバス２５、２６へ
所望のデータを出力し、上記アクセスの対象とされる回
路モジュールはデータバス２５、２６を介してそのデー
タを取り込む。

【００４３】次に、上記各回路ブロック（１０〜２２）
の機能が説明される。

【００４４】クロック発振器１１は、特に制限されない
が、水晶振動子を利用して発振する発振器と、この発振
器の出力パルスのデューティを補正するデューティ補正
回路と、上記デューティ補正回路からのシステムクロッ
ク信号を分周することによって内蔵周辺モジュール（１
２〜２２）の為の内蔵周辺モジュールクロック信号を形
成するクロック分周器と、上記クロック分周器からの上
記内蔵周辺モジュール用クロック信号を分周して内部ク
ロック信号を生成するためのプリスケーラとを含む。ク
ロック発振器１１で発生された所定周波数のシステムク
ロックに同期して、各回路モジュール（１０、１２〜２
２）が動作される。

【００４５】ＣＰＵ１２は、特に制限されないが、処理
すべきプログラム内に定義された命令が格納される命令
レジスタ（ＩＲ）、上記命令レジスタに格納された命令
をデコードする命令デコーダ（ＩＤＥＣ）、上記命令デ
コーダから出力される制御信号に従ってその動作が制御
される命令実行部（ＩＥＸＥ）とを含む。上記命令実行
部（ＩＥＸＥ）は、算術演算や論理演算を実行する算術
論理演算器（ＡＬＵ）、８ビット×１６本の汎用レジス
タ（Ｒ０−Ｒ１５）、プログラム内の次に実行されるべ
き命令の命令アドレスに関するデータを格納するプログ
ラムカウンタ（ＰＣ）等を有する。プログラムカウンタ
（ＰＣ）内のデータは、命令が上記命令実行部（ＩＥＸ
Ｅ）によって実行される毎に、インクリメントされる。
上記命令実行部（ＩＥＸＥ）は、クロック発振器１１か
ら出力されるシステムクロックをタイムベースとして、
所定の演算処理、及び各内蔵周辺モジュール（１２〜２
２）の動作制御を行う。なお、上記命令レジスタ（Ｉ
Ｒ）、命令デコーダ（ＩＤＥＣ）、命令実行部（ＩＥＸ
Ｅ）、算術論理演算器（ＡＬＵ）、汎用レジスタ（Ｒ０
−Ｒ１５）乃至プログラムカウンタ（ＰＣ）は、図面の
簡素化のため、上記図１には描かれていない。

【００４６】上記汎用レジスタの１つは、割り込み発生
時或いは例外発生時のスタックポインタとして利用され
る。すなわち、割り込み発生時或いは例外発生時、その
時点における上記汎用レジスタに格納されていたデータ
を、例えば、所定の外部記憶装置へ待避させることが行
われる。この場合、スタックポインタは、待避されたデ
ータのアドレスを示すアドレスデータを格納する。割り
込み処理或いは例外処理からの復帰時、上記スタックポ
インタに格納されるアドレスデータを利用して、その割
り込み処理或いは例外処理が受け付けられた時に上記外
部記憶装置へ待避されたところの汎用レジスタの内容が
汎用レジスタ内に回復される。なお、上記システムクロ
ックのある立上がりエッジから次の立上がりエッジまで
の１単位が１ステートとされるとき、ＣＰＵ１２のメモ
リサイクル又はバスサイクルは、例えば、２ステート又
は３ステートで構成される。言い換えると、ＣＰＵ１２
は、システムクロックの２周期又は３周期で、上記内蔵
周辺モジュール（１２〜２２）をアクセスすることがで
きるように設計される。

【００４７】内蔵ＲＡＭ１３は、特に制限されないが、
１ｋバイトの記憶容量を有するスタティック型ＲＡＭと
される。内蔵ＲＡＭ１３は、アドレスバス２４及びそれ
ぞれ８ビット幅のデータバス２５，２６によってＣＰＵ
１２へ結合される。その結果、内蔵ＲＡＭ１３は、バイ
トデータ（８ビットのデータ）、ワードデータ（１６ビ
ットのデータ）にかかわらず、２ステートのメモリアク
セスサイクル一回で、バイトデータ及びワードデータの
入力及び出力が可能にされている。

【００４８】ホストインタフェース回路１４は、ＣＰＵ
１２とホストシステムとの２チャンネルのパラレルイン
タフェース機能を有し、特に制限されないが、４バイト
のデータレジスタ、高速ゲートロジックや、割込み要求
回路などを含む。ホストシステムからの５つのコントロ
ール信号、ホストシステムへの４つの出力信号、及びコ
マンド又はデータ入出力バスとしての８ビット幅のデー
タバス２５を介してホストシステムとの通信が可能とさ
れる。

【００４９】シリアルコミュニケーションインタフェー
ス回路１５は、他のＬＳＩとの間でシリアルデータの通
信を行うためのモジュールで、調歩同期式モードによる
通信と、クロック同期式モードによる通信との選択が可
能とされる。動作モードの指定や、データフォーマット
の指定、ビットレートの設定及び送受信制御のための複
数のコントロールレジスタと、送受信のコントロール回
路、及びバスインタフェースなどを含む。

【００５０】Ａ／Ｄ変換器１６は、特に制限されない
が、逐次変換方式により、入力アナログ信号をディジタ
ル信号に変換するためのもので、特に制限されないが、
最大８チャンネルのアナログ入力を選択することができ
る。

【００５１】Ｄ／Ａ変換器１７は、データバス２５を介
して入力されたディジタル信号をアナログ信号に変換す
る機能を有し、各種レジスタや、８ビットＤ／Ａ変換
部、及びコントロール回路を含む。

【００５２】ウォッチドッグタイマ１９は、システムの
監視を行うものである。システムの暴走などにより、ウ
ォッチドッグタイマ１９内のタイマカウンタの値が書換
えられずにオーバーフローすると、ウォッチドッグタイ
マ１９はＣＰＵ１２に対してリセット信号又はＮＭＩ
（ノンマスカブル割込み）要求を発生する。また、この
機能を利用しない場合には、ウォッチドッグタイマ１９
内のタイマカウンタはインターバルタイマとしても使用
可能である。

【００５３】１６ビットフリーランニングタイマ２０
は、特に制限されないが、１６ビットフリーランニング
カウンタをベースにして２種類の独立した波形出力が可
能とされ、また、入力パルスの幅や、外部クロックの周
期を測定することができる。

【００５４】８ビットタイマ２１は２チャンネル設けら
れ、それぞれタイマカウンタの他に、８ビットのタイム
コンスタントレジスタが設けられる。それにより、任意
のデューティ比のパルス信号の出力が可能とされる。

【００５５】ＰＷＭタイマ２２は、２チャンネル設けら
れ、各チャンネル毎に、８ビットタイマカウンタと８ビ
ットデューティレジスタがあり、この８ビットデューテ
ィレジスタに設定する値によって０〜１００％のデュー
ティパルスを得ることができるようになっている。

【００５６】割込み制御回路１０は、外部割込み要求信
号とされるＮＭＩ（ノンマスカブル割込み）やＩＲＱ０
−ＩＲＱ２、上記周辺モジュール１５〜２２から供給さ
れる図示されていない内部割込み要求を受け、所定の優
先順位に従って処理するための機能を有し、この割込み
要求処理結果に基づいて、割込み例外処理要求信号ＩＲ
ＱＳがＣＰＵ１２に伝達されるようになっている。割込
み制御回路１０は、図１に図示されないが、アドレスバ
ス２４及びデータバス２５に結合され、ＣＰＵ１２によ
って内部レジスタがアクセス可能にされる。なお、上記
ＮＭＩ（ノンマスカブル割込み）は、マスク不可能な割
り込みとされる。従って、割込み制御回路１０が上記Ｎ
ＭＩ（ノンマスカブル割込み）い受けると、上記ＮＭＩ
に従う割り込み処理を実行する事になる。

【００５７】内蔵ＲＯＭ１８は、ＣＰＵ１２で実行され
るプログラムを格納するためのプログラムメモリとされ
る。内蔵ＲＯＭ１８は、特に制限されないが、アドレス
バス２４及びそれぞれ８ビット幅のデータバス２５，２
６によってＣＰＵ１２に結合される。その結果、内蔵Ｒ
ＯＭ１８は、バイトデータ（８ビットのデータ）、ワー
ドデータ（１６ビットのデータ）にかかわらず、２ステ
ートのメモリアクセスサイクル一回で、バイトデータ及
びワードデータの出力が可能にされている。前述のよう
に、内蔵ＲＯＭ１８は、一括消去型の電気的に消去可能
な及びプログラム可能な不揮発性記憶装置（以下単に、
フラッシュ型ＥＥＰＲＯＭ、又は、フラッシュメモリと
も称する）によって構成される。その内部に格納される
データとしてのプログラムは、シングルチップマイクロ
コンピュータをオンボード書き込みモードに設定するこ
とによって、プログラミング可能にされる。

【００５８】本実施例のマイクロコンピュータ３０の動
作モードがオンボードプログラミングモードに設定され
ると、上記内蔵ＲＯＭ１８へのプログラム（データ）書
込みや、消去、ベリファイを行うことができる。このオ
ンボードプログラミングモードは、２種類の動作モード
（ブートモード、ユーザプログラムモード）を含む。な
お、ブートモードは第１オンボードプログラミングモー
ドとされ、ユーザプログラムモードは第２オンボードプ
ログラミングモードとされる。

【００５９】マイクロコンピュータ３０の動作モードは
モード設定回路ＭＣによって判別され、モード設定回路
ＭＣはモード設定信号ＭＳ０−ＭＳ４のうちの１つのモ
ード設定信号をハイレベルとする。指定された動作モー
ドを示すハイレベルのモード設定信号は、例えば、中央
処理装置ＣＰＵ１２やバスコントローラ２７等の回路へ
供給される。モード設定回路ＭＣは、モード設定端子Ｍ
Ｄ０−ＭＤ２に供給されるモード信号ＭＤＳ０−ＭＤＳ
２の信号電圧及び高電圧供給端子Ｖｐｐに供給される高
電圧Ｖｐが所定の組み合わせとされているか否かを判別
し、マイクロコンピュータ３０の動作モードを所望の動
作モードへ設定する。それによって、マイクロコンピュ
ータ３０の動作モードは、上記ブートモードや上記ユー
ザプログラムモードのほか、後述されるＰＲＯＭモー
ド、シングルチップモード及び外部メモリ拡張モードを
含む。シングルチップモードは、内蔵ＲＡＭや内蔵ＲＯ
Ｍのアドレス空間を利用してマイクロコンピュータシス
テムを構成するモードとされる。一方、外部メモリ拡張
モードは、内蔵ＲＡＭや内蔵ＲＯＭ以外の外部メモリを
も利用してアドレス空間が拡張され、その拡張されたア
ドレス空間を利用してマイクロコンピュータシステムを
構成するモードとされる。

【００６０】例えば、１２Ｖの電圧がモード設定端子Ｍ
Ｄ２及び高電圧供給端子Ｖｐｐに供給されると、マイク
ロコンピュータ３０の動作モードがブートモードに設定
される。すなわち、モード設定信号ＭＳ０がハイレベル
とされる。この場合、マイクロコンピュータ３０のアド
レス空間の設定モードに従って、０Ｖ又は５Ｖの電圧が
モード設定端子ＭＤ１、ＭＤ０へそれぞれ供給される。
一方、１２Ｖの電圧が高電圧供給端子Ｖｐｐに供給され
ると、マイクロコンピュータ３０の動作モードがユーザ
プログラムモードに設定される。すなわち、モード設定
信号ＭＳ１がハイレベルとされる。この場合、マイクロ
コンピュータ３０のアドレス空間の設定モードに従っ
て、０Ｖ又は５Ｖの電圧がモード設定端子ＭＤ０−ＭＤ
２へそれぞれ供給される。特に制限されないが、モード
設定信号ＭＳ２のハイレベルは上記ＰＲＯＭモードを示
し、モード設定信号ＭＳ３のハイレベルは上記シングル
チップモードモードを示し、モード設定信号ＭＳ４のハ
イレベルは上記外部メモリ拡張モードを示す。

【００６１】ブートモードを使用する場合、フラッシュ
メモリ１８の書き込み及び消去用のユーザプログラム
（書き換え制御プログラム）及び書き込みデータが図示
されないホストシステムなどに予め用意される。ブート
モードに設定されると、リセット解除後に、予めブート
ＲＯＭにプログラムされているブートプログラムが起動
される。そして、上記ホストシステムから送信されるデ
ータのローレベルの期間がシリアルコミュニケーション
インタフェース回路１５によって測定され、それによっ
て、上記ホストシステムの送信データのビットレートが
計算され、シリアルコミュニケーションインタフェース
回路１５のビットレートレジスタの値が決定される。次
に、上記ホストシステムは上記書き換え制御プログラム
を構成するデータの転送を行う。シリアルコミュニケー
ションインタフェース回路１５によって受信された書き
換え制御プログラムのデータが内蔵ＲＡＭ１３へ格納さ
れる。書き換え制御プログラムの書込みが終了した後、
ブートプログラムの処理が内蔵ＲＡＭ１３に書き込まれ
た書き換え制御プログラムの先頭アドレスへ分岐され
る。それによって、内蔵ＲＡＭ１３に書込まれた書き換
え制御プログラムがＣＰＵ１２によって実行され、フラ
ッシュメモリに対するデータの書込み動作或いはデータ
の消去動作が実行されることになる。なお、上記ブート
ＲＯＭは、マスクＲＯＭ等の不揮発性記憶回路から構成
され、電源電位の低下があってもその記憶内容は消去さ
れない。

【００６２】ユーザプログラムモードにおいて、フラッ
シュメモリ１８に対するデータの書込み動作或いはデー
タの消去動作がフラッシュメモリ１８の書き込み及び消
去用のユーザプログラム（書換え制御プログラム）によ
り可能とされる。この場合、高電圧を供給するための高
電圧供給手段及び書換えデータを供給するためのデータ
供給手段が実装基板上に設けられる。そして、上記書換
え制御プログラムが、例えば、フラッシュメモリ１８乃
至他のメモリ（外部メモリ）のプログラムエリアの一部
に格納させる。ユーザプログラムモードの設定に応答し
て、ＣＰＵ１２は上記書換え制御プログラムを内蔵ＲＡ
Ｍ１３に格納し、上記書換え制御プログラムを実行する
ＣＰＵ１２によってフラッシュメモリ１８のオンボード
書換えが行われる。

【００６３】尚、内蔵ＲＯＭとしてのフラッシュメモリ
１８の消去又は書込みモードとして、オンボード書込み
モード以外に、ＰＲＯＭモードが用意されても良い。上
記ＰＲＯＭモードは、フラッシュメモリ１８へのプログ
ラムデータの書込みを汎用ＰＲＯＭライタを用いて可能
とするモードとされる。上記ＰＲＯＭモードは、例え
ば、モード設定端子ＭＤ０−ＭＤ２の全てに、ローレベ
ル”０”のモード設定信号ＭＤＳ０−ＭＤＳ２を供給す
ることによって設定される。

【００６４】ベクタアドレスが内蔵ＲＯＭとしてのフラ
ッシュメモリ１８内に存在する場合、ユーザープログラ
ムモード又はブートモードにおけるフラッシュメモリ１
８の消去又は書込み中に、割り込み要求乃至例外処理要
求が発生した時、ＣＰＵ１２は正しいベクタアドレスを
取得できない。なぜなら、内蔵ＲＯＭ１８の消去又は書
込み中なので、ＣＰＵ１２はフラッシュメモリ１８のベ
クタアドレス格納領域をアクセスできないからである。
そのため、上述のようなマイクロコンピュータの暴走の
虞がある。

【００６５】そこで、本実施例では、ユーザープログラ
ムモード又はブートモードにおけるフラッシュメモリ１
８の消去又は書込み中、内蔵ＲＡＭ１３の一部の記憶領
域（アドレス領域）が、フラッシュメモリ１８のベクタ
アドレス格納エリアへ移動されるようにする。すなわ
ち、フラッシュメモリ１８の消去又は書込み中におい
て、フラッシュメモリ１８のベクタアドレス格納エリア
のアドレスが、内蔵ＲＡＭ１３の一部の記憶領域のアド
レスへ移動される。それによって、フラッシュメモリ１
８の消去又は書込み中に発生したベクタアドレスをフェ
ッチする為のアドレス信号は、内蔵ＲＡＭ１３の一部の
記憶領域をアクセスすることになる。従って、内蔵ＲＡ
Ｍ１３の一部の上記記憶領域へ必要なベクタアドレスを
予め格納することによって、正しいベクタアドレスを取
得可能にすれば、マイクロコンピュータの暴走などを防
止する事ができる。換言すれば、本実施例において、内
蔵ＲＡＭ１３は、ユーザープログラムモードにおける内
蔵ＲＯＭ１８の消去又は書込み時、フラッシュメモリ１
８に格納されたベクタアドレス格納領域を代替するため
に利用される。このとき、予め利用可能なベクタアドレ
スが内蔵ＲＡＭ１３の一部の記憶領域に書込まれた後、
内蔵ＲＯＭ１８の消去又は書込みのプログラムの実行が
開始される事になる。

【００６６】図２は、内蔵ＲＯＭ１８としてのフラッシ
ュメモリの消去又は書込み時に利用される内蔵ＲＡＭ１
３のベクタアドレス格納エリアＢ−Ｖを含む本発明に従
うアドレスマップの第１の実施例を示す。

【００６７】ＣＰＵ１２によって管理されるアドレス空
間、言い換えるならば、ＣＰＵ１２がアクセス可能なア
ドレス空間は、特に制限されないが、６４ｋバイト
（Ｈ’００００〜Ｈ’ＦＦＦＦ）とされる。すなわち、
アドレスバス２４のビット数は、１６ビットとされる。

【００６８】内蔵ＲＯＭ１８に割り当てられたアドレス
空間のアドレスエリアＡは３２ｋバイト（Ｈ’００００
〜Ｈ’７ＦＦＦ）とされる。このアドレスエリアＡのう
ち、ベクタアドレスに関するアドレスデータが格納され
るベクタアドレス格納エリアＡ−Ｖは２５６バイト
（Ｈ’００００〜Ｈ’００ＦＦ）とされる。

【００６９】一方、内蔵ＲＡＭ１３に割り当てられたア
ドレス空間のアドレスエリアＢは、１ｋバイト（Ｈ’Ｆ
Ｃ００〜Ｈ’ＦＦＦＦ）とされる。このアドレスエリア
Ｂは、図示されるように、アドレスエリアＢ−Ｖを含
む。このアドレスエリアＢ−Ｖは、内蔵ＲＯＭ１８のオ
ンボード書込みを安全に行うために、ベクタアドレス格
納エリアＡ−Ｖを代替する為のエリアとされ、例えば、
２５６バイト（Ｈ’ＦＣ００〜Ｈ’ＦＣＦＦ）が設定さ
れる。従って、ベクタアドレス格納エリアＢ−Ｖは、内
蔵ＲＯＭ１８のオンボード書き込みモード（ユーザープ
ログラムモード）中に割り込み要求或いは例外処理要求
が発生した場合に利用される１乃至複数のベクタアドレ
スを格納する。

【００７０】ユーザープログラムモード又はブートモー
ドにおけるフラッシュメモリ１８の消去又は書込み状態
において、ＣＰＵ１２が割込み要求の処理時にベクタア
ドレス格納エリアＡ−Ｖをリードしようとする場合であ
っても、上記のように、ベクタアドレス格納エリアＢ−
Ｖに割り当てられたアドレスＨ’ＦＣ００〜Ｈ’ＦＣＦ
Ｆが見かけ上ベクタアドレス格納エリアＡ−Ｖへ移動さ
れているので、ベクタアドレス格納エリアＢ−Ｖがアク
セスされる。それにより、内蔵ＲＯＭ１８としてのフラ
ッシュメモリの消去又は書込み中において、正しいベク
タアドレスがベクタアドレス格納エリアＢ−Ｖから得ら
れるので、フラッシュメモリ１８の消去又は書込み中で
も、ＣＰＵ１２は割り込み要求及び例外処理要求に応じ
て所望の割り込み処理及び例外処理を正しく行うことが
できる。

【００７１】上記のようなベクタアドレスエリアの代替
を実現するには、ＣＰＵ１２からベクタアドレス信号が
出力されたとき、バスコントローラ２７によって、内蔵
ＲＡＭ１３のベクタアドレス格納エリアＢ−Ｖがアクセ
スされて、その内容（所定のベクタアドレスデータ）が
リードされるようにすればよい。

【００７２】つまり、ユーザープログラムモード又はブ
ートモードにおいて、内蔵ＲＯＭ１８としてのフラッシ
ュメモリの消去又は書込み状態で、ＣＰＵ１２が割込み
処理時にフラッシュメモリ１８のベクタアドレス格納エ
リアＡ−Ｖをリードする為のアドレス信号を発生したと
き、バスコントローラ２７が次のようにモジュール選択
信号を制御すればよい。

【００７３】すなわち、バスコントローラ２７が、本来
活性化されるべき内蔵ＲＯＭ１８のモジュール選択信号
を非活性化し、代わりに、内蔵ＲＡＭ１３のモジュール
選択信号を活性化し、内蔵ＲＡＭ１３のベクタアドレス
格納エリアＢ−Ｖがリードされるように制御する。具体
的には、図３に示されるような制御回路（Ｇ１，Ｇ２，
Ｇ３）を図１に示されるバスコントローラ回路２７に設
ければよい。

【００７４】図３は、内蔵ＲＡＭ１３のベクタアドレス
格納エリアＢ−Ｖをフラッシュメモリ１８のベクタアド
レス格納エリアＡ−Ｖへアドレス変換する場合のバスコ
ントローラ２７の主要部構成例を、内蔵ＲＯＭ１８及び
内蔵ＲＡＭ１３との関係で示している。

【００７５】バスコントローラ２７は、内蔵ＲＯＭ１８
を選択するための内蔵ＲＯＭ選択回路２９、内蔵ＲＡＭ
選択回路２８、及び制御論理回路（誤動作排除手段）と
されるゲートＧ１〜Ｇ３を含む。上記内蔵ＲＯＭ選択回
路２９は、内蔵ＲＯＭ１８のアドレスを示すアドレス信
号が上記アドレスバス２４にあるとき、ハイレベル”
１”の出力信号Ａを出力する。内蔵ＲＡＭ選択回路２８
は、内蔵ＲＯＭ１８のベクタアドレス格納エリアＡ−Ｖ
を示すアドレス信号が上記アドレスバス２４にあると
き、ハイレベル”１”の出力信号Ｂを出力し、内蔵ＲＡ
Ｍ１３のアドレスを示すアドレス信号が上記アドレスバ
ス２４にあるとき、ハイレベル”１”の出力信号Ｃを出
力する。ゲートＧ１は、内蔵ＲＯＭ１８がユーザープロ
グラムモード又はブートモードにおける消去又は書込み
状態で、且つ、ベクタフェッチのときハイレベルにされ
るコントロール信号ＣＯＮＴの反転信号と出力信号Ａと
のアンド論理をとり、内蔵ＲＯＭ１８が選択されるべき
時、内蔵ＲＯＭ１８のモジュール選択信号とされるセレ
クト信号ＳＥＬ１をローレベル”０”からハイレベル”
１”にアサートする。ゲートＧ２は、コントロール信号
ＣＯＮＴと上記出力信号Ｂとのアンド論理をとり、それ
らの信号が共にハイレベル”１”とされるとき、ハイレ
ベル”１”の出力信号Ｄを出力する。ゲートＧ３は、出
力信号Ｃおよび出力信号Ｄとを受け、出力信号Ｃ又は出
力信号Ｄがハイレベル”１”とされるとき、内蔵ＲＡＭ
１８のモジュール選択信号とされるセレクト信号ＳＥＬ
２をローレベル”０”からハイレベル”１”にアサート
する。

【００７６】内蔵ＲＯＭ（３２ｋバイト）１８のアクセ
スを可能とするため、内蔵ＲＯＭ１８には、アドレスＡ
１４〜Ａ０（１５ビット）が入力され、また、内蔵ＲＡ
Ｍ（１ｋバイト）のアクセスを可能とするため、内蔵Ｒ
ＡＭ１３にはＣＰＵからのアドレスＡ９〜Ａ０（１０ビ
ット）が入力されるようになっている。

【００７７】内蔵ＲＯＭ選択回路２９は、アドレスバス
２４を介してＣＰＵ１２から発生されたのアドレスＡ１
５（１ビットのみ）を入力される。このアドレスＡ１５
が、ローレベルの場合、つまり、ＣＰＵ１２からのアド
レスＡ１５〜Ａ０が、”０ｘｘｘｘｘｘｘｘｘｘｘ
ｘｘｘｘ”（０はローレベルとされ、ｘは論理不定、
すなわち、”０”又は”１”のいずれでも可能）の場合
に、出力信号Ａがハイレベルになる。すなわち、内蔵Ｒ
ＯＭ１８をアクセスするためのアドレス信号がアドレス
バス２４上に出力された場合、出力信号Ａがハイレベル
になる。

【００７８】内蔵ＲＡＭ選択回路２８は、アドレスバス
２４を介してＣＰＵ１２からのアドレスＡ１５〜Ａ８を
入力される。ＣＰＵ１２からのアドレスＡ１５〜Ａ０
が、”００００００００ｘｘｘｘｘｘｘｘ”の場
合に、出力信号Ｂがハイレベルとなる。すなわち、内蔵
ＲＯＭ１８のベクタアドレス格納エリアＡ−Ｖをアクセ
スするためのアドレス信号がアドレスバス２４上に出力
された場合、出力信号Ｂがハイレベルにされる。

【００７９】一方、アドレス信号がアドレスバス２４上
に出力された場合、ＣＰＵ１２からのアドレスＡ１５〜
Ａ１０が、”１１１１１１００ｘｘｘｘｘｘｘ
ｘ”の場合に、出力信号Ｃがハイレベルとなる。すなわ
ち、内蔵ＲＡＭ１３をアクセスするためのアドレス信号
がアドレスバス２４上に出力された場合、出力信号Ｃが
ハイレベルにされる。

【００８０】内蔵ＲＯＭ１８の消去又は書込みのため
に、所定の外部端子Ｖｐｐを介して高電圧が供給される
ようになっており、この高電圧供給が検出され、且つ、
ＣＰＵ１２によってベクタフェッチ状態であることを示
す信号がアサートされた場合に、コントロール信号ＣＯ
ＮＴがハイレベルになる。つまり、内蔵ＲＯＭ１８が消
去又は書込み状態で、且つ、ベクタフェッチのときに、
コントロール信号ＣＯＮＴがハイレベルになる。コント
ロール信号ＣＯＮＴは、所定の外部端子Ｖｐｐを介して
高電圧が供給されたか否か、及びＣＰＵ１２がベクタフ
ェッチ状態であるか否かを判別可能に構成された論理回
路によって生成することができる。

【００８１】内蔵ＲＯＭ選択回路２９の後段には、内蔵
ＲＯＭ選択回路２９の出力信号Ａと、コントロール信号
ＣＯＮＴとのアンド論理を得るためのゲートＧ１が配置
され、ゲートＧ１から出力される選択信号ＳＥＬ１がハ
イレベルとされた場合に、内蔵ＲＯＭ１８が選択される
ようになっている。また、内蔵ＲＡＭ選択回路２８の出
力信号Ｂとコントロール信号ＣＯＮＴとのアンド論理を
得るためのゲートＧ２が設けられ、ゲートＧ２の出力信
号Ｄと、内蔵ＲＡＭ選択回路２８の出力信号Ｃとのオア
論理を得るためのゲートＧ３が設けられ、ゲートＧ３か
ら出力される選択信号ＳＥＬ２がハイレベルとされた場
合、内蔵ＲＡＭ１３が選択されるようになっている。し
たがって、アドレスＨ’ＦＣ００〜Ｈ’ＦＣＦＦがアク
セスされる場合、選択信号ＳＥＬ１がローレベルとされ
ることで内蔵ＲＯＭ１８の選択が禁止され、それに代え
て、選択信号ＳＥＬ２がハイレベルとされることによっ
て、内蔵ＲＡＭ１３が選択される。つまり、内蔵ＲＡＭ
１３によって、内蔵ＲＯＭ１８の消去又は書込み時に、
内蔵ＲＯＭ１８上にあるベクタアドレスがリードされ
る。

【００８２】なお、この場合、内蔵ＲＯＭ１８のベクタ
アドレス格納エリアＡ−Ｖを指定するアドレスのＡ９−
Ａ０と内蔵ＲＡＭ１３のベクタアドレス格納エリアＢ−
ＶのアドレスのＡ９−Ａ０とが一致していることが前提
とされる。したがって、内蔵ＲＯＭ１８のベクタアドレ
ス格納エリアＡ−Ｖを指定するアドレスのＡ９−Ａ０と
内蔵ＲＡＭ１３のベクタアドレス格納エリアＢ−Ｖのア
ドレスのＡ９−Ａ０とが一致していない場合、アドレス
バス２４と内蔵ＲＡＭ１３との間に、アドレス変換回路
を設け、出力信号Ｄがハイレベルとされるときに、上記
アドレス変換回路のアドレス変換機能が動作するよう
に、アドレス変換回路を設計する必要がある。このよう
なアドレス変換回路は、内蔵ＲＡＭ１３のベクタアドレ
ス格納エリアＢ−Ｖのアドレス空間上での配置を自由に
する。

【００８３】次に、本発明の別の実施例について説明す
る。

【００８４】図４は、別の実施例におけるアドレスマッ
プを示している。図４に示されるように、この実施例で
は、ユーザープログラムモード又はブートモードにおけ
る内蔵ＲＯＭ１８の消去又は書込み時にベクタアドレス
エリアを、内蔵ＲＡＭエリアに移動するようにしてい
る。

【００８５】つまり、ユーザープログラムモード又はブ
ートモードにおけるフラッシュメモリ１８の消去又は書
込み時において、本来の内蔵ＲＯＭ１８のベクタアドレ
ス格納エリアＡ−Ｖ（Ｈ’００００〜Ｈ’００ＦＦ）で
はなく、内蔵ＲＡＭのベクタアドレス格納エリアＢ−Ｖ
（Ｈ’ＦＣ００〜Ｈ’ＦＣＦＦ）にベクタアドレスエリ
アが移動される。この場合、フラッシュメモリの消去又
は書込みに応答して、内蔵ＲＡＭ１３へ、予め利用可能
な１乃至複数のベクタアドレスのデータを書込んでか
ら、フラッシュメモリ１８の消去又は書込みが開始され
る。

【００８６】すなわち、内蔵ＲＯＭ１８のベクタアドレ
ス格納エリアＡ−Ｖをアクセスするためのアドレス信号
が、内蔵ＲＡＭのベクタアドレス格納エリアＢ−Ｖをア
クセスするためのアドレス信号に変換される。したがっ
て、ＣＰＵ１２から内蔵ＲＯＭ１８のベクタアドレス格
納エリアＡ−Ｖをアクセスするためのアドレス信号が出
力されたときに、ベクタアドレス格納エリアＡ−Ｖをア
クセスするためのアドレス信号を内蔵ＲＡＭのベクタア
ドレス格納エリアＢ−Ｖをアクセスするためのアドレス
信号にアドレス変換するアドレス変換回路を設ければよ
い。

【００８７】図５は、図１のバスコントロール回路２７
に設けられる誤動作排除手段としてのアドレス変換回路
ＡＣＣを示している。

【００８８】アドレス変換回路ＡＣＣは、ＣＰＵ１２か
ら出力されるアドレス信号Ａ１５〜Ａ１０と上記コント
ロール信号ＣＯＮＴとのオア論理を得るための複数の制
御論理回路（ゲート回路）Ｇ４、及びこのゲート回路Ｇ
４の出力アドレス信号と、ＣＰＵ１２からのアドレスＡ
９〜Ａ０とに基づいて、内蔵ＲＯＭ１８、及び内蔵ＲＡ
Ｍ１３の選択を行うための内蔵ＲＯＭ／内蔵ＲＡＭ選択
回路３１によって実現することができる。上記ゲートＧ
４、及び内蔵ＲＯＭ／内蔵ＲＡＭ選択回路３１は、図１
に示されるバスコントローラ２７に内蔵される。尚、図
５では、ゲートＧ４が１個のように示されるが、実際に
は、アドレスＡ１５〜Ａ１０に対応して、６個設けられ
る。また、内蔵ＲＯＭ／内蔵ＲＡＭ選択回路３１は、図
４の内蔵ＲＯＭ選択回路２９と内蔵ＲＡＭ選択回路２８
とを含み、図４の出力信号Ａがモジュール選択信号ＳＥ
Ｌ１とされ、図４の出力信号Ｃがモジュール選択信号Ｓ
ＥＬ２とされる。

【００８９】上記の構成において、ＣＰＵ１２からベク
タアドレス格納エリアＡ−Ｖをアクセスするためのアド
レス信号”００００００００ｘｘｘｘｘｘｘｘ”
がアドレスバス２４へ出力された場合、それが、ベクタ
アドレス格納エリアＢ−Ｖをアクセスするためのアドレ
ス信号”１１１１１１００ｘｘｘｘｘｘｘｘ”へ
変換されて、内蔵ＲＯＭ／内蔵ＲＡＭ選択回路３１に入
力される。それによって、内蔵ＲＡＭ１３のベクタアド
レス格納エリアＢ−Ｖが選択されるので、内蔵ＲＯＭ１
８の消去又は書込み状態で、ＣＰＵ１２のベクタフェッ
チが、内蔵ＲＡＭ１３のベクタアドレス格納エリアＢ−
Ｖに対して行われる。なお、図５において、ベクタアド
レス格納エリアＡ−Ｖは、アドレス”０００００００
０００００００００”から始まる２５６バイトの記
憶領域とされ、且つ、ベクタアドレス格納エリアＢ−Ｖ
は、アドレス”１１１１１１０００００００００
０”から始まるようにしたので、各アドレス信号のＡ１
０及びＡ９は”０”となっている。ベクタアドレス格納
エリアＢ−Ｖの開始アドレスが、上記と異なる場合は、
適切に変更すべきであることは、容易に理解されるであ
ろう。

【００９０】このように、ユーザープログラムモード又
はブートモードにおける内蔵ＲＯＭ１８の消去／書込み
状態で行われるベクタフェッチが、内蔵ＲＯＭ１８のベ
クタアドレス格納エリアＡ−Ｖではなく、内蔵ＲＡＭ１
３のベクタアドレス格納エリアＢ−Ｖに対して行われる
ため、前記実施例（図２乃至図３）の場合と同様に、内
蔵ＲＯＭ１８としてのフラッシュメモリの消去又は書込
み中において割込み要求或いは例外処理要求が発生した
場合でも、内蔵ＲＡＭ１３のベクタアドレス格納エリア
Ｂ−Ｖから正しいベクタアドレスが得られる。したがっ
て、マイクロコンピュータの暴走を防止することがで
き、プログラムメモリのオンボード書込みの際のシステ
ムの安全性の向上を図ることができる。尚、この実施例
では、ベクタアドレスのフェッチか否かによって、内蔵
ＲＡＭ１３のアクセスと内蔵ＲＯＭ１８のアクセスとを
切換える必要はない。

【００９１】また、ＮＭＩ（ノンマスカブル割込み）を
含む全割り込要求を無視するようにしても、プログラム
メモリのオンボード書込みの際のシステムの安全性の向
上を図ることができる。

【００９２】図６は、内蔵ＲＯＭ１８としてのフラッシ
ュメモリの消去又は書込み中において、ＮＭＩ（ノンマ
スカブル割込み）を含む全割り込を無視するためのゲー
トＧ５を含むバスコントローラ２７を示している。

【００９３】図６に示されるように、バスコントローラ
２７は、割込み制御回路１０とＣＰＵ１２との間に、誤
動作排除手段としての制御論理回路（ゲート回路）Ｇ５
含む。上記ゲート回路Ｇ５は、フラッシュメモリ１８が
消去又は書込み状態の時ハイレベルとされる制御信号Ｃ
ＯＮＴ’を受け、ハイレベルの制御信号ＣＯＮＴ’に応
答して、活性状態に制御される。一方、制御信号ＣＯＮ
Ｔ’がローレベルの時、上記ゲート回路Ｇ５は非活性状
態に制御される。

【００９４】割込み制御回路１０からの割込み例外処理
要求信号ＩＲＱＳがハイレベルにアサートされた場合で
も、フラッシュメモリ１８の消去又は書込み状態を示す
制御信号ＣＯＮＴ’がハイレベルにアサートされている
場合、上記割込み例外処理要求信号ＩＲＱＳのアサート
状態はＣＰＵ１２に伝達されない事になる。したがっ
て、ＣＰＵ１２は、フラッシュメモリ１８が消去又は書
込み状態の時、ＣＰＵ１２はベクタフェッチ動作を実行
しないので、ベクタフェッチ動作に関係する誤動作は発
生しない。

【００９５】但し、この場合、ＮＭＩは停電などの非常
事態をマイクロコンピュータ３０へ知らせるために有効
な手段であるため、これを無視すると、停電などのハー
ドウェア的な原因でフラッシュメモリ１８の消去又は書
き込みが失敗するケースを救うことができなくなる点に
注意すべきである。

【００９６】図７は、ユーザープログラムモード又はブ
ートモードにおける内蔵ＲＯＭ１８の消去、書込み、又
はベリファイ中に割り込み要求が発生した場合に、内蔵
ＲＯＭ１８の消去制御ビットレジスタ、書込み制御ビッ
トレジスタ、ベリファイ制御ビットレジスタをリセット
する誤動作排除手段としての制御論理回路Ｇ６を示す。

【００９７】図７に示されるように、内蔵ＲＯＭ１８の
消去、書込み、及びベリファイは、それぞれ消去制御ビ
ットレジスタ３２、書込み制御ビットレジスタ３３、ベ
リファイ制御ビットレジスタ３４に対して制御ビットを
セットすることで可能とされる。したがって、割込み制
御回路１０からの割込み例外処理要求信号ＩＲＱＳがア
サートされた場合、上記消去制御ビットレジスタ３２、
書込み制御ビットレジスタ３３、ベリファイ制御ビット
レジスタ３４がリセットされるように構成してもよい。
上記消去制御ビットレジスタ３２、書込み制御ビットレ
ジスタ３３、ベリファイ制御ビットレジスタ３４は、外
部からのリセット要求ＲＥＳＥＴ１や、ウォッチドッグ
タイマ１９からのリセット要求ＲＥＳＥＴ２に応じる必
要がある。そのため、リセット要求ＲＥＳＥＴ１及びＲ
ＥＳＥＴ２と、上記割込み例外処理要求信号ＩＲＱＳと
のオア論理を得るゲートＧ６が設けられる。ゲートＧ６
の出力信号は、上記消去制御ビットレジスタ３２、書込
み制御ビットレジスタ３３、ベリファイ制御ビットレジ
スタ３４のリセット端子へ供給される。この構成によれ
ば、内蔵ＲＯＭ１８の消去、書込み、又はベリファイ中
に書込み要求が発生した場合に、上記消去制御ビットレ
ジスタ３２、書込み制御ビットレジスタ３３、ベリファ
イ制御ビットレジスタ３４がリセットされるので、内蔵
ＲＯＭ１８の消去、書込み、又はベリファイが中止され
る。それによって、マイクロコンピュータ３０の暴走を
防止することができ、プログラムメモリのオンボード書
込みの際のシステムの安全性の向上を図ることができ
る。

【００９８】図８は、図３において説明されたコントロ
ール信号ＣＯＮＴ及び図５において説明されたコントロ
ール信号ＣＯＮＴ’の生成回路の一例を示している。

【００９９】図示されるように、高電圧検出回路８１
は、フラッシュメモリ１８の書き込み又は消去時に１２
Ｖのような高電圧の印加される外部端子Ｖｐｐに結合さ
れ、１２Ｖのような高電圧の供給に応答して、ハイレベ
ルの出力信号Ｖを発生する。このハイレベルの出力信号
Ｖは、例えば、図５のコントロール信号ＣＯＮＴ’とし
て利用する事ができる。一方、ベクタアドレス格納エリ
アの移動を許可するか否かを制御する許可ビットＶＡＴ
Ｅ８３が、マイクロコンピュータ３０に設けられる。Ｃ
ＰＵ１２は、フラッシュメモリ１８の書き込みモード
（ユーザープログラムモード又はブートモード）の設定
に応答して、所定の命令（上記許可ビットＶＡＴＥ８３
をセット状態とする為の命令）を実行する。それによっ
て、上記許可ビットＶＡＴＥ８３がセット状態にされ
る。ＡＮＤゲートＧ８０は、上記出力信号Ｖと上記許可
ビットＶＡＴＥ８３の出力状態とのアンド論理をとるゲ
ート回路とされ、その出力信号は図３のコントロール信
号ＣＯＮＴとされる。以上のような構成によって、図３
のコントロール信号ＣＯＮＴ及び図５のコントロール信
号ＣＯＮＴ’を生成する事ができる。

【０１００】図９は、図１のマイクロコンピュータ３０
のフラッシュメモリ１８のプログラミング方法が、上記
で説明されたＰＲＯＭモード及びオンボード書き込みモ
ードとの関係で示されている。

【０１０１】図９に示されるように、プログラミング方
法は、ＰＲＯＭモードによるフラッシュメモリ１８のプ
ログラミングとオンボード書き込みモードによるフラッ
シュメモリ１８のプログラミング方法がある。開始
（１）は、ＰＲＯＭモードによるフラッシュメモリ１８
のプログラミングの開始を示しており、マイクロコンピ
ュータ３０の動作モードが前述の方法によってＰＲＯＭ
モードに設定され、汎用ＰＲＯＭライタによってフラッ
シュメモリ１８に所望のプログラムデータが書き込まれ
る（ステップＳ１）。その後、所望のプログラムデータ
が書き込まれたマイクロコンピュータ３０は、プリント
ボードなどの基板に実装され、そしてその実装基板を用
いて、マイクロコンピュータ応用システムが組み立てら
れる（ステップＳ２）。

【０１０２】一方、開始（２）は、オンボード書き込み
モードによるフラッシュメモリ１８のプログラミングの
開始を示しており、フラッシュメモリ１８に所望のプロ
グラムデータが書き込まれていない状態でマイクロコン
ピュータ３０が、プリントボードなどの基板に実装さ
れ、そして、その実装基板を用いて、マイクロコンピュ
ータ応用システムが組み立てられる（ステップＳ３）。
その後、マイクロコンピュータ３０の動作モードが前述
の方法によってブートモードに設定され、ブートプログ
ラムに従ってフラッシュメモリ１８に所望のプログラム
データが書き込まれる（ステップＳ４）。このようにす
れば、ユーザーの開発するソフトウェアプログラム（ア
プリケーションソフト）の確定が遅れても、ソフトウェ
アプログラムの確定前に、マイクロコンピュータ応用シ
ステムのハードウェアを組立て、その後、マイクロコン
ピュータ内のフラッシュメモリへ開発されたソフトウェ
アプログラムを書込む事ができる。それによって、マイ
クロコンピュータ応用システムの出荷が迅速化できる。

【０１０３】ステップＳ２及びステップＳ４の後、マイ
クロコンピュータ応用システムはフラッシュメモリ１８
に書き込まれた所望のプログラムデータにしたがって、
システム動作を実行することになる（ステップＳ５）。
この時期に、一度出荷したマイクロコンピュータ応用シ
ステムのソフトウェアに関し、仕様の変更されたソフト
ウェアの開発や機能の追加されたソフトウェア（アップ
グレード版或いはバージョンアップされたソフトウェア
など）の開発が行われたとき、一度出荷した応用システ
ムのソフトウェアをユーザ側で上記新規に開発したソフ
トウェアへ書換えが必要になる場合がある（ケース
１）。あるいは、マイクロコンピュータ応用システムの
利用者が、例えば、キーボードの機能を英語モードから
仏語モードへ機能変更するなどの変更が必要となる場合
もある（ケース２）。このようなケース１乃至ケース２
のような場合が生じたとき、フラッシュメモリ１８に所
望のプログラムデータの書き換えが必要になる。

【０１０４】そこで、ステップＳ６に示されるように、
マイクロコンピュータ３０の動作モードがブートモード
或いはユーザプログラムモードに設定される。例えば、
上記ケース１の場合、プログラムの全面書き換えが必要
な場合もあるので、マイクロコンピュータ３０の動作モ
ードがブートモードに設定され、フラッシュメモリ１８
のプログラムデータが所望のプログラムデータへ書き換
えられる。一方、上記ケース２の場合、プログラムデー
タの一部分のみの書き換えによって対応可能なので、マ
イクロコンピュータ３０の動作モードがユーザプログラ
ムモードに設定され、フラッシュメモリ１８のプログラ
ムデータの一部のデータが所望のデータへ書き換えられ
る。

【０１０５】ステップＳ６の後、点線Ｘで示される様
に、ステップ５に戻り、マイクロコンピュータ応用シス
テムは書き換えられたプログラムに従ってシステム動作
を実行することになる。なお、ステップＳ５、ステップ
Ｓ６は、必要に応じて、繰り返される。

【０１０６】図１０は、本発明のさらに詳細なアドレス
マップを示し、通常モード（シングルチップモード乃至
外部メモリ拡張モード）及びフラッシュメモリのオンボ
ード書き換えモードのユーザプログラムモード又はブー
トモード時におけるＮＭＩ（ノンマスカブル割り込み）
のベクタアドレスとそれに対するＮＭＩ処理ルーチンの
格納エリアを示している。なお、図１０は、図２及び図
４に示されるアドレスマップの具体的な一例とされても
良い。

【０１０７】図１０に示されるように、シングルチップ
モード乃至外部メモリ拡張モードの様な通常モードにお
いて、ＮＭＩ（ノンマスカブル割り込み）のベクタアド
レスＮＭＩＡは、フラッシュメモリ１８のベクタアドレ
ス格納エリアＡ−Ｖに格納され、そのベクタアドレスＮ
ＭＩＡに対するＮＭＩ処理ルーチンＲＡは、フラッシュ
メモリ１８のアドレス空間Ａの一部に格納される。つま
り、ベクタアドレスＮＭＩＡは、ＮＭＩ処理ルーチンＲ
Ａの先頭アドレスを示している。従って、通常モードに
おいて、ＮＭＩ（ノンマスカブル割り込み）が発生する
と、ＣＰＵ１２はＮＭＩ（ノンマスカブル割り込み）の
ベクタアドレスＮＭＩＡをベクタフェッチ動作によって
取得し、ベクタアドレスＮＭＩＡによって示されるアド
レス、すなわちＮＭＩ処理ルーチンＲＡの先頭アドレス
へベクタジャンプして、その処理を実行する。

【０１０８】一方、ユーザプログラムモード又はブート
モードにおけるフラッシュメモリ１８のオンボード書き
換え時、ＮＭＩ（ノンマスカブル割り込み）のベクタア
ドレスＮＭＩＢは、内蔵ＲＡＭ１３のベクタアドレス格
納エリアＢ−Ｖに格納され、そのベクタアドレスＮＭＩ
Ｂに対するＮＭＩ処理ルーチンＲＢは、内蔵ＲＡＭ１３
のアドレス空間Ｂの一部に格納される。つまり、ベクタ
アドレスＮＭＩＢは、ＮＭＩ処理ルーチンＲＢの先頭ア
ドレスを示している。ユーザプログラムモード又はブー
トモードにおけるフラッシュメモリ１８の書き換え時、
ＮＭＩ（ノンマスカブル割り込み）が発生すると、ＣＰ
Ｕ１２はＮＭＩ（ノンマスカブル割り込み）のベクタア
ドレスＮＭＩＢをベクタフェッチ動作によって取得し、
ベクタアドレスＮＭＩＢによって示されるアドレス、す
なわちＮＭＩ処理ルーチンＲＢの先頭アドレスへベクタ
ジャンプして、その処理を実行する。

【０１０９】したがって、ユーザプログラムモード又は
ブートモードにおけるフラッシュメモリ１８のオンボー
ド書き換え時のＮＭＩ（ノンマスカブル割り込み）は、
フラッシュメモリ１８に格納されるベクタアドレスＮＭ
ＩＡ及びＮＭＩ処理ルーチンＲＡを使用せずに、内蔵Ｒ
ＡＭ１３に格納されたベクタアドレスＮＭＩＢ及びＮＭ
Ｉ処理ルーチンＲＢを利用して実行される。そのため、
ユーザプログラムモード又はブートモードにおけるフラ
ッシュメモリ１８のオンボード書き換え時におけるＮＭ
Ｉ（ノンマスカブル割り込み）が、確実に処理される。
この場合、内蔵ＲＡＭ１３のベクタアドレス格納エリア
Ｂ−Ｖ及びＮＭＩ処理ルーチンＲＢ等の格納エリアは書
き換え時のワーク領域としての使用を制限されることに
注意する必要がある。

【０１１０】なお、ベクタアドレス格納エリアＡ−Ｖと
ベクタアドレス格納エリアＢ−Ｖとのアドレスの移動に
関しては、図３乃至図５に示された方法が利用でき、コ
ントロール信号ＣＯＮＴ乃至ＣＯＮＴ’によって、ベク
タアドレス格納エリアＡ−Ｖとベクタアドレス格納エリ
アＢ−Ｖとのアドレスが移動される。

【０１１１】図１１は、ユーザプログラムモード又はブ
ートモードでのオンボード書き換え時におけるＮＭＩ
（ノンマスカブル割り込み）の利用方法とその形成回路
を説明するための図を示している。

【０１１２】本発明に従うマイクロコンピュータ３０
は、電圧維持手段１１０及びＮＭＩ信号生成手段１１２
とともにプリント基板１２０に実装される。

【０１１３】上記電圧維持手段１１０は、Ｖｃｃ電源
（通常は、５Ｖ）が規定値以下、例えば４.５Ｖ以下に
低下した場合、一定の時間（例えば、１ｍｓ程度）Ｖｃ
ｃ端子を４.５Ｖ以上に維持する機能を含む。さらに、
マイクロコンピュータ３０は、暴走して内部の状態を破
壊することがないよう準備されたモード、例えば、シス
テムクロックの発振を停止するソフトウェアスタンバイ
モードを設定する。この目的のため、上記電圧維持手段
１１０は、例えば、大容量のコンデンサなどを利用して
形成される。電圧維持手段１１０は、Ｖｃｃ電源がさら
に低下しても、例えば、０Ｖに低下しても、マイクロコ
ンピュータ３０の電源端子Ｖｃｃの電位を、マイクロコ
ンピュータ３０がソフトウェアスタンバイモードを維持
できる電圧（例えば、２.０Ｖ）に維持する。この目的
のため、上記電圧維持手段１１０は、例えば、２次電池
なども含ませて構成される。

【０１１４】ＮＭＩ信号生成手段１１２は、Ｖｃｃ電源
（通常は、５Ｖ）が規定値以下、例えば４.５Ｖ以下に
低下した場合、それを検出してＮＭＩを生成する。ＮＭ
Ｉ信号生成手段１１２は、マイクロコンピュータ３０の
ＮＭＩ信号入力端子へ、５Ｖから０Ｖへ変化する立下が
りエッジを生成し、ＮＭＩをアサートする。

【０１１５】フラッシュメモリ１８のオンボード書き換
えモード時（ユーザプログラムモード又はブートモード
時）において、Ｖｃｃ電源（通常は、５Ｖ）が規定値以
下に低下した場合、フラッシュメモリ１８のオンボード
書き換えが実行できなくなる。そのため、上記に示され
るように、Ｖｃｃ電源（通常は、５Ｖ）が規定値以下に
低下した事が検出され、ＮＭＩが発生されて、フラッシ
ュメモリ１８の書き換え作業が中断され、ＣＰＵ１２に
よってＮＭＩ処理ルーチンＲＢが実行されることにな
る。この場合、ＮＭＩがＣＰＵ１２によって受け付けら
れるとき、ＣＰＵ１２の汎用レジスタ（Ｒ０−Ｒ１５）
やプログラムカウンタ（ＰＣ）等の内容は、特に制限さ
れないが、外部メモリへスタックされる。

【０１１６】したがって、ＮＭＩ処理ルーチンＲＢから
の復帰時、前述のスタックポインタ（ＳＰ）の値に基づ
いて、ＮＭＩ受付時の状態へ、汎用レジスタ（Ｒ０−Ｒ
１５）やプログラムカウンタ（ＰＣ）等の内容を復帰す
ることができる利点がある。あるいは、スタックポイン
タ（ＳＰ）の値に基づいて、汎用レジスタ（Ｒ０−Ｒ１
５）やプログラムカウンタ（ＰＣ）等の内容を格納する
外部メモリをアクセスし、その内容からフラッシュメモ
リ１８の書き換え状況が解析できる等の利点がある。

【０１１７】図１２は、フラッシュメモリ１８のオンボ
ード書き換えモード（ユーザープログラムモードの例）
時、その開始から終了時点までに実行される書き換え処
理フローを示している。

【０１１８】図１２に示されるように、まず最初に、開
始ステップＳ１２として、フラッシュメモリ１８の書き
換え開始の指令がＣＰＵ１２に対して発行される。ＣＰ
Ｕ１２は、必要があれば、書き換え作業エリアとされる
べきアドレス領域の内容を待避するなどの前処理を実行
する（ステップＳ１３）。上記書き換え作業エリアは、
例えば、内蔵ＲＡＭ１８のアドレス領域の一部、又は、
外部メモリ拡張モードにおける外部ＲＡＭのアドレス領
域の一部とされても良い。

【０１１９】次のステップＳ１４として、書き換えルー
チンが、例えば、ＣＰＵ１２によって、上記書き換え作
業エリアに書き込まれる。上記書き換えルーチンは、書
き込み制御プログラムやＮＭＩ処理ルーチンＲＢなどを
含む。また、上記書き換えルーチンは、フラッシュメモ
リ１８内に格納されている場合、或いは、外部からマイ
クロコンピュータ３０へ供給する場合などがある。

【０１２０】次に、ＮＭＩ処理ルーチンＲＢに対応する
ベクタアドレスＮＭＩＢが、例えば、ＣＰＵ１２によっ
て、内蔵ＲＡＭ１３のベクタアドレス格納エリアＢ−Ｖ
へ書き込まれる（ステップＳ１５）。そして、図８に示
されたように、ＣＰＵ１２が、ベクタアドレス移動許可
ビットＶＡＴＥ８２をセット状態に設定する（ステップ
Ｓ１６）。以上のような前処理が実行される。

【０１２１】その後、ステップＳ１７において、ＣＰＵ
１２は、書き換え作業エリアに書き込まれた上記書き換
えルーチンを実行し、フラッシュメモリ１８のプログラ
ムデータの書き換えを実行する。フラッシュメモリ１８
に書き込まれるべきプログラムデータは、マイクロコン
ピュータ３０の外部から供給される。書き換え処理（ス
テップＳ１７）の完了後、以下の後処理がＣＰＵ１２に
よって実行される。

【０１２２】すなわち、ステップＳ１６で設定されたベ
クタアドレス移動許可ビットＶＡＴＥ８２をリセット状
態へ変更する（ステップＳ１８）。すなわち、許可ビッ
トＶＡＴＥ８２がクリアされる。その後、ＣＰＵ１２
は、必要があれば、書き換え作業エリアの内容を回復す
るなどの後処理を実行する（ステップＳ１９）。すなわ
ち、ステップＳ１３で待避処理が行われた場合には、ス
テップＳ１９でその回復処理が行われる。

【０１２３】そして、ステップ２０において、フラッシ
ュメモリ１８の書き換え完了の通知又はリセットスター
トが実行され、フラッシュメモリ１８の書き換え処理が
完了する。

【０１２４】次に内蔵フラッシュメモリ１８の具体的構
成が説明される。

【０１２５】図１３及び図１４にはフラッシュメモリ１
８のメモリセルの原理が示される。図１３に例示的に示
されたメモリセルは、２層ゲート構造の絶縁ゲート型電
界効果トランジスタにより構成されている。図１３にお
いて、１はＰ型シリコン基板、１４は上記シリコン基板
１に形成されたＰ型半導体領域、１３はＮ型半導体領
域、１５は低濃度のＮ型半導体領域である。８はフロー
ティングゲートであり、トンネル絶縁膜としての薄い酸
化膜７（例えば厚さ１０ｎｍ）を介して上記Ｐ型シリコ
ン基板１上に形成されている。１１は酸化膜９を介して
上記フローティングゲート８の上に形成されたコントロ
ールゲートである。ソースは１３、１５によって構成さ
れ、ドレインは１３、１４によって構成される。このメ
モリセルに記憶される情報は、実質的にしきい値電圧の
変化としてトランジスタに保持される。以下、特に述べ
ないかぎり、メモリセルにおいて、情報を記憶するトラ
ンジスタ（以下、記憶トランジスタと称する）がＮチャ
ンネル型の場合について述べる。

【０１２６】メモリセルへの情報の書込み動作は、例え
ばコントロールゲート１１及びドレインに高圧を印加し
て、アバランシェ注入によりドレイン側からフローティ
ングゲート８に電子を注入することで実現される。この
書込み動作により記憶トランジスタは、図１４に示され
るように、そのコントロールゲート７からみたしきい値
電圧が、書込み動作を行わなかった消去状態の記憶トラ
ンジスタに比べて高くなる。

【０１２７】一方、消去動作は、例えばソースに高圧を
印加して、トンネル現象によりフローティングゲート８
からソース側に電子を引き抜くことによって実現され
る。図１４に示されるように、消去動作により記憶トラ
ンジスタはそのコントロールゲート１１からみたしきい
値電圧が低くされる。図１４では、書込み並びに消去状
態の何れにおいても記憶トランジスタのしきい値は正の
電圧レベルにされる。すなわちワード線からコントロー
ルゲート１１に与えられるワード線選択レベルに対し
て、書込み状態のしきい値電圧は高くされ、消去状態の
しきい値電圧は低くされる。双方のしきい値電圧とワー
ド線選択レベルとがそのような関係を持つことによっ
て、選択トランジスタを採用することなく１個のトラン
ジスタでメモリセルを構成することができる。記憶情報
を電気的に消去する場合においては、フローティングゲ
ート８に蓄積された電子をソース電極に引く抜くことに
より、記憶情報の消去が行われるため、比較的長い時
間、消去動作を続けると、書込み動作の際にフローティ
ングゲート８に注入した電子の量よりも多くの電子が引
く抜かれることになる。そのため、電気的消去を比較的
長い時間続けるような過消去を行うと、記憶トランジス
タのしきい値電圧は例えば負のレベルになって、ワード
線の非選択レベルにおいても選択されるような不都合を
生ずる。尚、書込みも消去と同様にトンネル電流を利用
して行うこともできる。

【０１２８】読み出し動作においては、上記メモリセル
に対して弱い書込み、すなわち、フローティングゲート
８に対して不所望なキャリアの注入が行われないよう
に、ドレイン及びコントロールゲート１１に印加される
電圧が比較的低い値に制限される。例えば、１Ｖ程度の
低電圧がドレイン１０に印加されるとともに、コントロ
ールゲート１１に５Ｖ程度の低電圧が印加される。これ
らの印加電圧によって記憶トランジスタを流れるチャン
ネル電流の大小を検出することにより、メモリセルに記
憶されている情報の“０”、“１”を判定することがで
きる。

【０１２９】図１５は前記記憶トランジスタを用いたメ
モリセルアレイの構成原理を示す。同図には代表的に４
個の記憶トランジスタ（メモリセル）Ｑ１乃至Ｑ４が示
される。Ｘ，Ｙ方向にマトリクス配置されたメモリセル
において、同じ行に配置された記憶トランジスタＱ１，
Ｑ２（Ｑ３，Ｑ４）のコントロールゲート（メモリセル
の選択ゲート）は、それぞれ対応するワード線ＷＬ１
（ＷＬ２）に接続され、同じ列に配置された記憶トラン
ジスタＱ１，Ｑ３（Ｑ２，Ｑ４）のドレイン領域（メモ
リセルの入出力ノード）は、それぞれ対応するデータ線
ＤＬ１，ＤＬ２に接続されている。上記記憶トランジス
タＱ１，Ｑ３（Ｑ２，Ｑ４）のソース領域は、ソース線
ＳＬ１（ＳＬ２）に結合される。

【０１３０】図１６にはメモリセルに対する消去動作並
びに書込み動作のための電圧条件の一例が示される。同
図においてメモリ素子はメモリセルを意味し、ゲートは
メモリセルの選択ゲートとしてのコントロールゲートを
意味する。同図において負電圧方式の消去はコントロー
ルゲートに例えば−１０Ｖのような負電圧を印加するこ
とによって消去に必要な高電界を形成する。同図に例示
される電圧条件から明らかなように、正電圧方式の消去
にあっては少なくともソースが共通接続されたメモリセ
ルに対して一括消去を行うことができる。したがって図
１５の構成において、ソース線ＳＬ１，ＳＬ２が接続さ
れていれば、４個のメモリセルＱ１乃至Ｑ４は一括消去
可能にされる。この場合、同一ソース線につながるメモ
リビットの数を変えることによりメモリブロックのサイ
ズを任意に設定することができる。ソース線分割方式に
は図１５に代表的に示されるようなデータ線を単位とす
る場合（共通ソース線をデータ線方向に延在させる）の
他にワード線を単位とする場合（共通ソース線をワード
線方向に延在させる）がある。一方、負電圧方式の消去
にあっては、コントロールゲートが共通接続されたメモ
リセルに対して一括消去を行うことができる。

【０１３１】図１７には一括消去可能なメモリブロック
の記憶容量を相違させたフラッシュメモリ１８の一例回
路ブロック図が示される。

【０１３２】同図に示されるフラッシュメモリ１８（以
下ＦＭＲＹとも記す）は、８ビットのデータ入出力端子
Ｄ０〜Ｄ７を有し、各データ入出力端子毎にメモリマッ
トＡＲＹ０〜ＡＲＹ７を備える。メモリマットＡＲＹ０
〜ＡＲＹ７は、特に制限されないが、相対的に記憶容量
の大きなメモリブロックＬＭＢと相対的に記憶容量の小
さなメモリブロックＳＭＢとに２分割されている。図に
は代表的にメモリマットＡＲＹ０の詳細が示されている
が、その他のメモリマットＡＲＹ１〜ＡＲＹ７も同様に
構成されている。各メモリブロックは、同一の記憶容量
とされてもよい。

【０１３３】夫々のメモリマットＡＲＹ０〜ＡＲＹ７に
は前記図１３で説明した２層ゲート構造の絶縁ゲート型
電界効果トランジスタによって構成されたメモリセルＭ
Ｃがマトリクス配置されている。同図においてＷＬ０〜
ＷＬｎは全てのメモリマットＡＲＹ０〜ＡＲＹ７に共通
のワード線である。同一行に配置されたメモリセルのコ
ントロールゲートは、それぞれ対応するワード線に接続
される。夫々のメモリマットＡＲＹ０〜ＡＲＹ７におい
て、同一列に配置されたメモリセルＭＣのドレイン領域
は、それぞれ対応するデータ線ＤＬ０〜ＤＬ７に接続さ
れている。メモリブロックＳＭＢを構成するメモリセル
ＭＣのソース領域はソース線ＳＬ１に共通接続され、メ
モリブロックＬＭＢを構成するメモリセルＭＣのソース
領域はソース線ＳＬ２に共通接続されている。

【０１３４】前記ソース線ＳＬ１，ＳＬ２には電圧出力
回路ＶＯＵＴ１，ＶＯＵＴ２から消去に利用される高電
圧Ｖｐｐが供給される。電圧出力回路ＶＯＵＴ１，ＶＯ
ＵＴ２の出力動作は、消去ブロック指定レジスタのビッ
トＢ１，Ｂ２の値によって選択される。例えば消去ブロ
ック指定レジスタのビットＢ１に”１”が設定されるこ
とによって各メモリマットＡＲＹ０〜ＡＲＹ７のメモリ
ブロックＳＭＢだけが一括消去可能にされる。消去ブロ
ック指定レジスタのビットＢ２に”１”が設定された場
合は、各メモリマットＡＲＹ０〜ＡＲＹ７のメモリブロ
ックＬＭＢだけが一括消去可能にされる。双方のビット
Ｂ１，Ｂ２に”１”が設定されたときはフラッシュメモ
リ１８の全体が一括消去可能にされる。

【０１３５】前記ワード線ＷＬ０〜ＷＬｎの選択は、ロ
ウアドレスバッファＸＡＢＵＦＦ及びロウアドレスラッ
チＸＡＬＡＴを介して取り込まれるロウアドレス信号Ａ
ＸをロウアドレスデコーダＸＡＤＥＣが解読することに
よって行われる。ワードドライバＷＤＲＶはロウアドレ
スデコーダＸＡＤＥＣから出力される選択信号に基づい
てワード線を駆動する。データ読出し動作においてワー
ドドライバＷＤＲＶは電圧選択回路ＶＳＥＬから供給さ
れる５Ｖのような電圧Ｖｃｃと０Ｖのような接地電位と
を電源として動作され、選択されるべきワード線を電圧
Ｖｃｃによって選択レベルに駆動し、非選択とされるべ
きワード線を接地電位のような非選択レベルに維持させ
る。データの書込み動作においてワードドライバＷＤＲ
Ｖは、電圧選択回路ＶＳＥＬから供給される１２Ｖのよ
うな電圧Ｖｐｐと０Ｖのような接地電位とを電源として
動作され、選択されるべきワード線を１２Ｖのような書
込み用高電圧レベルに駆動する。データの消去動作にお
いてワードドライバＷＤＲＶの出力は０Ｖのような低い
電圧レベルにされる。

【０１３６】夫々のメモリマットＡＲＹ０〜ＡＲＹ７に
おいて前記データ線ＤＬ０〜ＤＬ７はカラム選択スイッ
チＹＳ０〜ＹＳ７を介して共通データ線ＣＤに共通接続
される。カラム選択スイッチＹＳ０〜ＹＳ７のスイッチ
制御は、カラムアドレスバッファＹＡＢＵＦＦ及びカラ
ムアドレスラッチＹＡＬＡＴを介して取り込まれるカラ
ムアドレス信号ＡＹをカラムアドレスデコーダＹＡＤＥ
Ｃが解読することによって行われる。カラムアドレスデ
コーダＹＡＤＥＣの出力選択信号は全てのメモリマット
ＡＲＹ０〜ＡＲＹ７に共通に供給される。したがって、
カラムアドレスデコーダＹＡＤＥＣの出力選択信号のう
ちの何れか一つが選択レベルにされることにより、各メ
モリマットＡＲＹ０〜ＡＲＹ７において共通データ線Ｃ
Ｄには１本のデータ線が接続される。

【０１３７】メモリセルＭＣから共通データ線ＣＤに読
出されたデータは選択スイッチＲＳを介してセンスアン
プＳＡＭＰに与えられ、ここで増幅されて、データ出力
ラッチＤＯＬＡＴを介してデータ出力バッファＤＯＢＵ
ＦＦから外部に出力される。前記選択スイッチＲＳは読
出し動作に同期して選択レベルにされる制御信号φｒに
よってオン状態にされる。外部から供給される書込みデ
ータはデータ入力バッファＤＩＢＵＦＦを介してデータ
入力ラッチ回路ＤＩＬＡＴに保持される。データ入力ラ
ッチ回路ＤＩＬＡＴに保持されたデータが”０”のと
き、書込み回路ＷＲＩＴは選択スイッチＷＳを介して共
通データ線ＣＤに書込み用の高電圧を供給する。この書
込み用高電圧はカラムアドレス信号ＡＹによって選択さ
れたデータ線を通して、ロウアドレス信号ＡＸでコント
ロールゲートに高電圧が印加されるメモリセルのドレイ
ンに供給され、これによって当該メモリセルが書込みさ
れる。前記選択スイッチＷＳは書込み動作に同期して選
択レベルにされる制御信号φｗによってオン状態にされ
る。書込み消去の各種タイミングや電圧の選択制御は書
込み消去制御回路ＷＥＣＯＮＴが生成する。

【０１３８】図１８には図１のマイクロコンピュータ３
０に内蔵されるフラッシュメモリ１８（ＦＭＲＹ）の全
体的なブロック図が示される。同図においてＡＲＹは前
記図１３で説明した２層ゲート構造の絶縁ゲート型電界
効果トランジスタによって構成されたメモリセルをマト
リクス配置したメモリアレイである。このメモリアレイ
ＡＲＹは図１７で説明した構成と同様に、メモリセルの
コントロールゲートはそれぞれ対応するワード線に接続
され、メモリセルのドレイン領域はそれぞれ対応するデ
ータ線に接続され、メモリセルのソース領域はメモリブ
ロック毎に共通のソース線に接続されているが、メモリ
ブロックの分割態様は図１７とは相違される。例えば、
相対的にそれぞれの記憶容量が大きな７個の大メモリブ
ロック（大ブロック）ＬＭＢ０乃至ＬＭＢ６と、相対的
にそれぞれの記憶容量が小さな８個の小メモリブロック
（小ブロック）ＳＭＢ０乃至ＳＭＢ７とに分割されてい
る。大メモリブロックはプログラム格納領域又は大容量
データ格納領域などに利用される。小メモリブロックは
小容量データ格納領域などに利用される。

【０１３９】図１８において、ＡＬＡＴはアドレス信号
ＰＡＢ０乃至ＰＡＢ１５のラッチ回路である。第１動作
モード（ＰＲＯＭモード以外の動作モード）においてそ
のアドレス信号ＰＡＢ０乃至ＰＡＢ１５は中央処理装置
ＣＰＵ１２の出力アドレス信号に対応され、アドレスバ
ス２４から供給される。第２動作モード（ＰＲＯＭモー
ド）では、アドレス信号ＰＡＢ０乃至ＰＡＢ１５はＰＲ
ＯＭライタの出力アドレス信号に対応される。ＸＡＤＥ
ＣはアドレスラッチＡＬＡＴを介して取り込まれるロウ
アドレス信号を解読するロウアドレスデコーダである。
ＷＤＲＶはロウアドレスデコーダＸＡＤＥＣから出力さ
れる選択信号に基づいてワード線を駆動するワードドラ
イバである。データ読出し動作においてワードドライバ
ＷＤＲＶは５Ｖのような電圧でワード線を駆動し、デー
タの書込み動作では１２Ｖのような高電圧でワード線を
駆動する。データの消去動作においてワードドライバＷ
ＤＲＶの全ての出力は０Ｖのような低い電圧レベルにさ
れる。ＹＡＤＥＣはアドレスラッチＹＡＬＡＴを介して
取り込まれるカラムアドレス信号を解読するカラムアド
レスデコーダである。ＹＳＥＬはカラムアドレスデコー
ダＹＡＤＥＣの出力選択信号に従ってデータ線を選択す
るカラム選択回路である。ＳＡＭＰはデータ読出し動作
においてカラム選択回路ＹＳＥＬで選択されたデータ線
からの読出し信号を増幅するセンスアンプである。ＤＯ
ＬＡＴはセンスアンプＳＡＭＰの出力を保持するデータ
出力ラッチである。ＤＯＢＵＦＦはデータ出力ラッチＤ
ＯＬＡＴが保持するデータを外部に出力するためのデー
タ出力バッファである。図においてＰＤＢ０乃至ＰＤＢ
７は下位８ビット（１バイト）データであり、図１のデ
ータバス２６に供給される。ＰＤＢ８乃至ＰＤＢ１５は
上位８ビット（１バイト）データであり、図１のデータ
バス２５に供給される。この例に従えば出力データは最
大２バイトとされる。ＤＩＢＵＦＦは外部から供給され
る書込みデータを取り込むためのデータ入力バッファで
ある。データ入力バッファＤＩＢＵＦＦから取り込まれ
たデータはデータ入力ラッチ回路ＤＩＬＡＴに保持され
る。データ入力ラッチ回路ＤＩＬＡＴに保持されたデー
タが”０”のとき、書込み回路ＷＲＩＴはカラム選択回
路ＹＳＥＬで選択されたデータ線に書込み用高電圧を供
給する。この書込み用高電圧はロウアドレス信号に従っ
てコントロールゲートに高電圧が印加されるメモリセル
のドレインに供給され、これによって当該メモリセルが
書込みされる。ＥＲＡＳＥＣは指定されたメモリブロッ
クのソース線に消去用高電圧を供給してメモリブロック
の一括消去を行うための消去回路である。

【０１４０】ＦＣＯＮＴは、フラッシュメモリＦＭＲＹ
におけるデータ読出し動作のタイミング制御、及び書込
み消去のための各種タイミングや電圧の選択制御などを
行う制御回路である。この制御回路ＦＣＯＮＴは、コン
トロールレジスタＣＲＥＧを備える。

【０１４１】図１９にはコントロールレジスタＣＲＥＧ
の一例が示される。コントロールレジスタＣＲＥＧは、
それぞれ８ビットのプログラム／イレーズ制御レジスタ
ＰＥＲＥＧと、消去ブロック指定レジスタＭＢＲＥＧ１
及びＭＢＲＥＧ２によって構成される。プログラム／イ
レーズ制御レジスタＰＥＲＥＧにおいて、Ｖｐｐは書換
え用高電圧印加に応じて”１”にされる高電圧印加フラ
グである。Ｅビットは消去動作を指示するビットとさ
れ、ＥＶビットは消去におけるベリファイ動作の指示ビ
ットとされる。Ｐビットは書込み動作（プログラム動
作）の指示ビットとされ、ＰＶビットは書込みにおける
ベリファイ動作の指示ビットとされる。消去ブロック指
定レジスタＭＢＲＥＧ１及びＭＢＲＥＧ２は、それぞれ
７分割された大ブロックと８分割された小ブロックに含
まれる何れのメモリブロックを消去するかを指定するレ
ジスタであり、それらに含まれるビットは、特に制限さ
れないが、１対１で対応されるメモリブロックの指定用
ビットとされ、例えばビット”１”は対応メモリブロッ
クの選択を意味し、ビット”０”は対応メモリブロック
の非選択を意味する。例えば、消去ブロック指定レジス
タＭＢＲＥＧ２の第７ビットが”１”のときは、小メモ
リブロックＳＭＢ７の消去が指定される。

【０１４２】上記コントロールレジスタＣＲＥＧは外部
からリード・ライト可能にされている。制御回路ＦＣＯ
ＮＴは、そのコントロールレジスタＣＲＥＧの設定内容
を参照し、それにしたがって消去・書込みなどの制御を
行う。外部においては、そのコントロールレジスタＣＲ
ＥＧの内容を書換えることによって、消去・書込み動作
の状態を制御することができる。

【０１４３】図１８において、制御回路ＦＣＯＮＴに
は、制御信号としてＦＬＭ，ＭＳ−ＦＬＮ，ＭＳ−ＭＩ
ＳＮ，Ｍ２ＲＤＮ，Ｍ２ＷＲＮ，ＭＲＤＮ，ＭＷＲＮ，
ＩＯＷＯＲＤＮ，及びＲＳＴが供給され、更に、上位１
バイトのデータＰＤＢ８乃至ＰＤＢ１５と、アドレス信
号ＰＡＢ０乃至ＰＡＢ１５の所定ビットが与えらる。

【０１４４】制御信号ＦＬＭは、フラッシュメモリＦＭ
ＲＹの動作モードを指定する信号であり、その”０”が
第１動作モードを指定し、”１”が第２動作モードを指
定する。この信号ＦＬＭは、例えば前記モード信号ＭＤ
０乃至ＭＤ２に基づいて形成される。

【０１４５】制御信号ＭＳ−ＦＬＮは、フラッシュメモ
リＦＭＲＹの選択信号であり、その”０”が選択を指示
し、”１”が非選択を指示する。第１動作モードでは中
央処理装置（ＣＰＵ）１２がその制御信号ＭＳ−ＦＬＮ
を出力し、第２動作モードにおいてその制御信号ＭＳ−
ＦＬＮは、ＰＲＯＭライタから供給されるチップ・イネ
ーブル信号ＣＥ＊に対応される。

【０１４６】制御信号ＭＳ−ＭＩＳＮはコントロールレ
ジスタＣＲＥＧの選択信号である。このとき、プログラ
ム／イレーズ制御レジスタＰＥＲＥＧと消去ブロック指
定レジスタＭＢＲＥＧ１及びＭＢＲＥＧ２の何れを選択
するかは、アドレス信号ＰＡＢ０乃至ＰＡＢ１５の所定
ビットを参照して決定される。第１動作モードでは中央
処理装置（ＣＰＵ）１２がその制御信号ＭＳ−ＭＩＳＮ
を出力する。第２動作モードでは、特に制限されない
が、ＰＲＯＭライタが出力する最上位アドレスビットＥ
Ａ１６がその制御信号ＭＳ−ＭＩＳＮとみなされる。

【０１４７】Ｍ２ＲＤＮはメモリリードストローブ信
号、Ｍ２ＷＲＮはメモリライトストローブ信号、ＭＲＤ
ＮはコントロールレジスタＣＲＥＧのリード信号、ＭＷ
ＲＮはコントロールレジスタＣＲＥＧのライト信号であ
る。第１動作モードでは中央処理装置（ＣＰＵ）１２が
それら制御信号を出力する。第２動作モードでは、特に
制限されないが、ＰＲＯＭライタから供給されるライト
イネーブル信号ＷＥ＊が前記信号Ｍ２ＷＲＮ，ＭＷＲＮ
とみなされ、ＰＲＯＭライタから供給されるアウトプッ
トイネーブル信号ＯＥ＊が前記信号Ｍ２ＲＤＮ，ＭＲＤ
Ｎとみなされる。尚、メモリライトストローブ信号Ｍ２
ＷＲＮは、メモリセルに書込むべきデータをデータ入力
ラッチ回路ＤＩＬＡＴに書込むためのストローブ信号と
みなされる。メモリセルへの実際の書込みは前記コント
ロールレジスタＣＲＥＧのＰビットをセットすることに
よって開始される。

【０１４８】ＩＯＷＯＲＤＮはフラッシュメモリＦＭＲ
Ｙに対する８ビットリードアクセスと１６ビットリード
アクセスとの切換え信号とされる。第２動作モードにお
いては当該制御信号ＩＯＷＯＲＤＮは８ビットリードア
クセスを指示する論理値に固定される。

【０１４９】ＲＳＴはフラッシュメモリＦＭＲＹのリセ
ット信号である。この信号ＲＳＴによってフラッシュメ
モリＦＭＲＹがリセットされることにより、或は前記プ
ログラム／イレーズ制御レジスタＰＥＲＥＧのＶｐｐフ
ラグが”０”にされることにより、前記プログラム／イ
レーズ制御レジスタＰＥＲＥＧにおけるＥＶ，ＰＶ，
Ｅ，Ｐの各モード設定ビットがクリアされる。したがっ
て、図７に示されるゲートＧ６の出力がリセット信号Ｒ
ＳＴとされることによって、制御レジスタＰＥＲＥＧの
各ビットがクリアできる。

【０１５０】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【０１５１】例えば、上記実施例ではフラッシュメモリ
の書込みはホットエレクトロンで行なわれることにした
が、トンネル効果により行うものであってもよい。ま
た、上記実施例では内蔵ＲＯＭ１８としてフラッシュメ
モリを適用したが、ＥＥＰＲＯＭと称されるようなオン
ボード書込み可能とされる他の半導体メモリを適用する
ことができる。

【０１５２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシング
ルチップ・マイクロコンピュータに適用した場合につい
て説明したが、本発明はそれに限定されるものではな
く、各種データ処理装置に広く適用することができる。
本発明は、少なくとも電気的に消去又は書込みが可能な
プログラムメモリを含むことを条件に適用することがで
きる。

【０１５３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０１５４】すなわち、誤動作排除手段により、プログ
ラムメモリに正しいデータが存在しない場合における上
記プログラムメモリの消去又は書込み中の割込み発生に
起因する誤動作が排除され、それによって、プログラム
メモリのオンボード書込みの際のシステムの安全性の向
上を図ることができる。

【０１５５】プログラムメモリの消去又は書込み中の割
込み要求に応じて、ランダムアクセス可能な記憶手段の
一部が、プログラムメモリのベクタアドレスエリアに移
動されることにより、プログラムメモリの消去又は書込
み中における割込み発生に対して正しいベクタアドレス
の取得が可能とされ、それにより、プログラムメモリの
オンボード書込みの際のシステムの安全性の向上を図る
ことができる。

【０１５６】プログラムメモリの消去又は書込み中の割
込み要求に応じて、プログラムメモリのベクタアドレス
エリアが前記記憶手段に移動されることにより、プログ
ラムメモリの消去又は書込み中における割込み発生に対
して正しいベクタアドレスの取得が可能とされ、それに
より、プログラムメモリのオンボード書込みの際のシス
テムの安全性の向上を図ることができる。

【０１５７】プログラムメモリの消去又は書込み要求に
応じてプログラムメモリの消去又は書込みが行われる期
間、中央処理装置に対する割込み要求が排除されること
により、プログラムメモリのオンボード書込みの際のシ
ステムの安全性の向上を図ることができる。

【０１５８】プログラムメモリの消去又は書込み要求に
応じてプログラムメモリの消去又は書込みが行われる期
間に、中央処理装置に対して発生された割込み要求に呼
応して、プログラムメモリの消去又は書込みのための処
理が中止されることにより、プログラムメモリのオンボ
ード書込みの際のシステムの安全性の向上を図ることが
できる。

【０１５９】したがって、フラッシュメモリのようなプ
ログラムメモリの消去・書き込みプログラム（書き換え
制御プログラム）の作成ミスや誤動作、及び外部回路の
操作ミス等で誤って生じた割り込み要求に対しても、フ
ラッシュメモリのようなプログラムメモリの消去・書き
換えが自動的に中止され、割り込み処理の中でフラッシ
ュメモリのようなプログラムメモリの消去・書き換えの
中止状態を記録する処理を実行する事によって、フラッ
シュメモリなどの電気的に書き換え可能なプログラムメ
モリを過消去・過書き込み若しくはその中間状態等の異
常状態から保護できる。従って、マイクロコンピュータ
応用システムを破壊から保護できる。

【図面の簡単な説明】

【図１】本発明の一実施例であるシングルチップ・マイ
クロコンピュータの全体的な構成例ブロック図である。

【図２】上記マイクロコンピュータに含まれる内蔵ＲＡ
Ｍの一部をベクタアドレスエリアに移動する場合のアド
レスマップの説明図である。

【図３】内蔵ＲＡＭのベクタアドレス格納エリア（Ｂ−
Ｖ）をフラッシュメモリのベクタアドレス格納エリア
（Ａ−Ｖ）へアドレス変換する場合のバスコントローラ
の主要部構成例を内蔵ＲＯＭ及び内蔵ＲＡＭとの関係で
示す説明図である。

【図４】本発明の別の実施例におけるアドレスマップの
説明図である。

【図５】図１のバスコントローラに設けられる誤動作排
除手段としてのアドレス変換回路（ＡＣＣ）の一例説明
図である。

【図６】内蔵ＲＯＭとしてのフラッシュメモリの消去又
は書込み中において、ＮＭＩを含む全割り込を無視する
ためのゲート（Ｇ５）を含むバスコントローラの説明図
である。

【図７】内蔵ＲＯＭの消去、書込み、又はベリファイ中
に書込み要求が発生した場合に、内蔵ＲＯＭの消去制御
ビットレジスタ、書込み制御ビットレジスタ、ベリファ
イ制御ビットレジスタをリセットする誤動作排除手段と
しての制御論理回路（Ｇ６）を示す説明図である。

【図８】図３において説明されたコントロール信号（Ｃ
ＯＮＴ）及び図５において説明されたコントロール信号
（ＣＯＮＴ’）の生成回路の一例を示す論理回路図であ
る。

【図９】図１のマイクロコンピュータのフラッシュメモ
リのプログラミング方法をＰＲＯＭモード及びオンボー
ド書き込みモードとの関係で示す説明図である。

【図１０】通常モード（シングルチップモード乃至外部
メモリ拡張モード）及びフラッシュメモリのオンボード
書き換えモード時のにおけるＮＭＩのベクタアドレスと
それに対するＮＭＩ処理ルーチンの格納エリアを更に詳
細に示す説明図である。

【図１１】オンボード書き換えモード時におけるＮＭＩ
の形成回路を説明するためのブロック図である。

【図１２】フラッシュメモリのオンボード書き換えモー
ド（ユーザープログラムモードの例）時にその開始から
終了時点までに実行される書き換え処理フローを示すフ
ローチャートである。

【図１３】フラッシュメモリのメモリセルの一例断面図
である。

【図１４】フラッシュメモリのメモリセルの消去状態と
書き込み状態の閾値を示す説明図である。

【図１５】フラッシュメモリのメモリアレイの構成を示
す回路図である。

【図１６】フラッシュメモリのメモリセルに対する消去
動作及び書き込み動作のための電圧条件の一例を示す説
明図である。

【図１７】フラッシュメモリの部分的なブロック図であ
る。

【図１８】フラッシュメモリの全体的なブロック図であ
る。

【図１９】フラッシュメモリのコントロールレジスタの
一例を示す説明図である。

【符号の説明】

１０割込み制御回路１１クロック発振器１２ＣＰＵ１３内蔵ＲＡＭ１４ホストインタフェース１５シリアルコミュニケーションインタフェース１６Ａ／Ｄ変換器１７Ｄ／Ａ変換器１８内蔵ＲＯＭ１９ウォッチドッグタイマ２０１６ビットフリーランニングタイマ２１８ビットタイマ２２ＰＷＭタイマ２４アドレスバス２５，２６データバス２７バスコントローラ２８内蔵ＲＡＭ選択回路２９内蔵ＲＯＭ選択回路３０シングルチップ・マイクロコンピュータ３１内蔵ＲＯＭ／内蔵ＲＡＭ選択回路３２消去制御ビットレジスタ３２書込み制御ビットレジスタ３３ベリファイ制御ビットレジスタＧ４，Ｇ５，Ｇ６ゲート

Claims

【特許請求の範囲】

【請求項１】電気的に消去及び書込み可能な不揮発性
メモリと、前記不揮発性メモリをアクセス可能な中央処
理装置と、前記中央処理装置により前記不揮発性メモリ
の消去及び書込みを行うオンボードプログラミングモー
ドと外部のＰＲＯＭライトにより前記不揮発性メモリの
消去及び書込みを行うＰＲＯＭモードを選択的に設定可
能なモード設定手段と有することを特徴とするデータ処
理装置。
【請求項２】前記オンボードプログラミングモード
は、不揮発性メモリの全面を消去及び書込みするブート
モードと不揮発性メモリの一部を消去及び書込み可能に
するユーザブートモードを含み、前記モード設定手段は
ブートモードとユーザブートモードを選択的に設定可能
であることを特徴とする請求項１記載のデータ処理装
置。
【請求項３】前記ブートモードの設定に応答して実行
開始されるブートプログラムの格納領域と、前記ブート
プログラムの実効開始により外部から消去及び書込み制
御プログラムを入力するインタフェース回路と、前記イ
ンタフェース回路から入力した消去及び書込み制御プロ
グラムを格納するＲＡＭとを有し、前記中央処理装置が
ＲＡＭに転送された消去及び書込み制御プログラムを実
行して前記不揮発性メモリの消去及び書込みを行うこと
を特徴とする請求項２記載のデータ処理装置。
【請求項４】前記ユーザブートモードの設定に応答し
て外部から消去及び書込み制御プログラムを入力するイ
ンタフェース回路と、前記インタフェース回路から入力
した消去及び書込み制御プログラムを格納するＲＡＭと
を有し、前記中央処理装置がＲＡＭに転送された消去及
び書込み制御プログラムを実行して前記不揮発性メモリ
の消去及び書込みを行うことを特徴とする請求項２記載
のデータ処理装置。