JPS6374236A - デ−タ伝送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ伝送方式に関し、特にディジタル回線に
、該ディジタル回線速度と非同期な伝送データを多重化
するディジタル・データ伝送方式％式％ 【従来の技術〕 従来のこの種の方式は、例えば、電子通信学会編「デー
タ通信ハンドブック」（昭和５９年１０月発行）の８５
〜８７頁に記載されている如く、スライディング・イン
デクス方式、ビット多重多速度固定割当方式等が知られ
ていた。

前者は非同期データの一つの変化点を３ビット以上で伝
送することにより、より少数のビットで多重化するもの
で、３ビットの場合は、第１ビットＡが“１″になった
ことで変化が生じたことを示し、第２ビットＢはもし１
１１　ＩＴなら変化がビット間隔の前半で、＃　ＯＩＴ
なら後半で生じたことを示し。

第３ビットＣは“１″なら“０″からｔｒ　Ｌ　１１へ
の、“０″なら“１″からｔｔ　Ｏｐｐへの変化が生じ
たことを示すものとするものである。

また、後者は一つの高速伝送路に多種類の速度のデータ
を多重化するもので、最低速のデータの周波数のｎ倍の
高速伝渓路を使用するものどじたとき、高速伝送路をｎ
ビット毎に区切ってフレームとし、各フレーム中で、１
ビットづつ使用するのを最低速データで速度を１とすれ
ば、２ビットづつ、４ビットづつ使用することによって
、それぞれ、２倍、４倍の速度のデータを収容できると
いうものである。

〔発明が解決しようとする問題点〕

しかし、上記従来技術のうち、前者は送受信装置に一旦
、多数のビットを蓄積した後、多重化組立ておよび分解
を施していたため、伝送遅延時間が増加するという問題
があった。

また、後者はフレーム内の割当てられた位置に常に伝送
データを乗せるため、装置間伝送データの通信速度は、
ディジタル回線の回線速度に同期しなければならないと
いう問題があった。

本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来のデータ伝送方式における上述の如
き問題を解消し、構成が簡単で、かつ、安価なディジタ
ル・データの多重化を可能とする。ディジタル・データ
伝送方式を提供することにある。

〔問題点を解決するための手段〕

本発明の上記目的は、複数ビットで構成されたフレーム
を繰り返しシリアル伝送するディジタル回線を介して装
置間のデータを送受信するデータ伝送システムにおいて
、装置間非同期伝送データ１ビット発生毎に、該伝送デ
ータ値゛１”　１′Ｑ　３１に対応して、前記フレーム
内の２ビットで表わされる４値のうち任意の２値を転送
し、前記装置間非同期伝送データが発生しないタイミン
グにおいては、前記フレーム内の２ビットに前記４値の
うちの前記２値以外の２値を転送することを特徴どする
データ伝送方式によって達成される。

〔作用〕

本発明においては、送受信装置間の伝送データ１ビット
毎に、ディジタル回線に２ビットで表わされる４値、ｔ
ｉＯＱｔｌ、　ＩＩＱ　ｉｌ＋、　０１０ｕ、　ｎｌ　
１１１．ｙ。

うち２値を伝送し、前記伝送データの空きタイミングに
おいては残る２値を伝送することにより、上記同期２ビ
ットによる伝送速度の半分までの伝送速度の非同期デー
タを伝送でき、空きタイミングに伝送データ以外の信号
を伝送できるというものである。また、ディジタル回線
のフレーム内の前記２ビット以外のビットを同期伝送に
割当てることによって、前述の非同期伝送と多重化する
ことが可能となる。

〔実施例〕

以下、本発明の実施例を図面に基づいて詳細に説明する
。

第２図は本発明の一実施例である多重化装置の構成を示
す図、第３図は該多重化装置を使用したシステム構成図
である。図において、２１．２２は多重化装置、２３．
２４は非同期送受信装置、２５．２６は同期送受信装置
、２７は高速ディジタル回線を示している。

また、第２図において、１は符号化回路、２は送信バッ
ファ回路、３はフレーム組立て回路、４はＮＲＺ／ＣＭ
Ｉ変換回路、５は送信バッファ回路、６は送信タイミン
グ発生回路、７は受信タイミング発生回路、８は発振回
路、９はフェーズドロックループ（以下、ｒＰＬＬＪと
いう）回路、１０はＣＭＩ／ＮＲＺ変換回路、１１〜１
３は受信回路、１４は再同期復号化回路を示している。

第３図に示したシステムは、非同期送受信回路２３、２
４と同期送受信回路２５．２６からの送受信信号を、多
重化装置２１．２２で多重化し、該多重化装置２１、２
２間は６４ＫＢＰＳ高速ディジタル回線２７で接続し、
前記多重化データを伝送するものである。

第４図は上記６４ＫＢＰＳ高速ディジタル回線規定のフ
レーム構成を示す図である。１フレームはＸビット（ス
タートビット）、Ｈ１〜Ｈ８ビット。

Ｘビット（ストップビット）の合計１０ビットで構成さ
れているが、ここでは、このうち、Ｈｌ、Ｈ２ビットに
非同期送受信装置の送受信信号、Ｈ３〜Ｈ８に同期送受
信装置の送受信信号を乗せる場合を説明する。

Ｈｌ、Ｈ２ビットに非同期送受信装置の送受信信号を乗
せるときの、符号化コードを第５図に示す。非同期送受
信装置の送信データ（Ｓ　Ｄ）が′０″のとき、Ｈｌ、
Ｈ２は“０１”に、上記ＳＤ倍信号“１　ｎのとき、Ｈ
ｌ、Ｒ２は“１０″に符号化され。

制御信号（Ｒ８：送信要求）がＯＮのとき、Ｈｌ。

Ｒ２は“００”に、上記Ｒ５信号がＯＦＦのとき、Ｈｌ
、Ｒ２は“１１”に符号化される。

以下、上述の如く構成された本実施例の動作を説明する
。

第２図で非同期送受信装置から多重化装置２１゜２２に
送信されたＳＤ倍信号Ｒ８信号は符号化回路１に、５Ｔ
Ｉ（送信信号エレメントタイミング）信号は送信バッフ
ァ回路２に加えられ、ＳＤ倍信号Ｒ８信号は、符号化回
路１で第５図に示したルールにより、それぞれ、符号化
した出力を送信バッファ回路２に加える。

また、送信タイミング発生回路６から送信バッファ回路
２に、高速ディジタル回線の１フレーム送信時間（１２
５μＳ）間隔毎にタイミング信号が印加されており、該
タイミング信号印加毎に、前記符号化されたＳＤ倍信号
たはＲ５信号を送信バッファ２回路に取込み、該送信バ
ッファ回路２の出力をＨｌ、Ｒ２の２ビット並列出力と
して、フレーム組立て回路３に加える。

なお、ここで、上記送信バッファ回路２は、前記タイミ
ング信号の直前１インタバル間にＳＴＩ信号入力があっ
た場合ＳＤ倍信号取込み、ＳＴＩ信号がなかった場合Ｒ
８信号を取込むように動作する。

一方、同期送受信装置から多重化装置２１．２２に送信
されたＳＤ倍信号、送信バッファ回路５に加えられ、送
信タイミング発生回路から出力されるＳＴ２信号のタイ
ミングで、送信バッファ回路５に１フレーム毎シリアル
に取込まれ、並列６ビットに変換される。上記送信バッ
ファ回路５の出力は、Ｈ３〜Ｉ−Ｉ　８の６ビット並列
出力として、フレーム組立て回路３に加えられる。

上記フレーム組立て回路３には、前記Ｈ１〜）−（８の
他に、Ｘ、Ｙ信号が加わり、送信タイミング発生回路６
から出力される送信タイミング信号に従って、第４図に
示したフレームに構成され、ＮＲＺ／ＣＭＩ変換回路４
に出力される。該ＮＲＺ／ＣＭＩ変換回路４では、ＮＲ
Ｚ符号からＣＭ　Ｉ符号に変換され、高速ディジタル回
線にＴ（送信）信号として出力される。

上記高速ディジタル回線から多重化装置２１．２２に受
信されたＲ（受信）信号は、前記ＰＬＬ回路９と、ＣＭ
Ｉ／ＮＲＺ変換回路１０に加えられ、上記ＰＬＬ回路９
でビットタイミング信号（Ｔ′）を抽出し、該ビットタ
イミング信号Ｔ′を、ＣＭＩ／ＮＲＺ変換回路１０．受
信タイミング発生回路７゜送信タイミング発生回路６．
ＮＲＺ／ＣＭＩ変換回路４に供給する。なお、前記発振
回路８の出力クロックは会記ＰＬＬ回路９に供給されて
いる。

ＣＭ　Ｉ　／ＮＲＺ変換回路１０は、上記Ｒ信号からフ
レーム同期信号を検出して受信タイミング発生回路７に
出力するとともに、上記Ｒ信号をＣＭＩ符号からＮＲＺ
符号に変換し、受信バッファ１１〜１３に出力する。

受信タイミング発生回路７は、前記ビットタイミング信
号とフレーム同期信号から、前記Ｒ信号（受信フレーム
）のＸ、Ｙ、Ｈ１〜Ｈ８の各ビットを抽出するタイミン
グを生成し、出力する。

受信バッファ１１は、受信タイミング発生回路７から、
Ｘ、Ｙビットの抽出タイミング供給を受けて、前記ＮＲ
Ｚ符号のＲ信号から、Ｘ、Ｙビットを抽出する。受信バ
ッファ１２は、受信タイミング発生回路７からＨｌ、、
Ｒ２ビット抽出のタイミング供給を受けて、前記ＮＲＺ
符号のＲ信号から。

Ｈｌ、Ｒ２ビットを抽出し、再同期復号化回路１４に出
力する。

該再同期復号化回路１４は、入力されたＨｌ、Ｒ２ビッ
トを第５図に示したルールによって復号化し、ＲＤ倍信
号前記送信時のＳＤ倍信号とＣＤ信号（前記送信時のＲ
３信号）に分は保持する。

この保持内容は、前記Ｈ１，Ｈ２ビット受信毎に更新さ
れ、非同期送受信装置に出力される。なお、上記ＲＤ倍
信号、前記ＰＬＬ回路９の機能により、非同期送受信装
置の受信タイミングに再同期化し、該ＲＤ倍信号同期し
たＲＴ倍信号すなわち、受信信号エレメントタイミング
信号とともに出力される。

受信バッファ１３は、受信タイミング発生回路７からＨ
３〜Ｈ８ビット抽出のタイミング供給を受けて、前記Ｎ
ＲＺ符号のＲ信号からＨ３〜Ｈ８ビットを抽出し、シリ
アルデータのまま、ＲＤ倍信号して同期送受信装置に出
力する。

第１図は本実施例の具体例を示す４，８００８　Ｐ　Ｓ
の非同期送受信装置の送受信信号（前記Ｒ８信号。

ＳＤ倍信号ＳＴＩ信号、ＲＴ倍信号ＲＤ倍信号ＣＤ信号
の各信号）と、６４ＫＢＰＳ　高速ディジタル回線の送
受信フレームへの前記データ（ＳＤ倍信号と制御信号（
Ｒ３信号）を重畳する動作のタイムチャートを示すもの
である。

第１図から明らかな如く、送信タイミング信号ＳＴＩの
立上り（上向き矢印）の次のＨｌ、Ｈ２ビットにはデー
タが、その間のＨｌ、Ｈ２ビットにはＲ３信号が、それ
ぞれ、フレームに構成され、伝送される。

従って、前述の如く、送受信装置間の非同期伝送データ
１ビット毎に、ディジタル回線に２ビットで表わされる
４値、′００”、′ｏ１”、′１０”。

ｒｒ　１１　ｎのうち２値を伝送し、前記伝送データの
空きタイミングにおいては残る２値を伝送することによ
り、上記同期２ビットによる伝送速度の半分までの伝送
速度の非同期データを伝送でき、空きタイミングに伝送
データ以外の信号を伝送できるというものである。ディ
ジタル回線のフレーム内の前記２ビット以外のビットを
同期伝送に割当てることによって、前述の非同期伝送と
多重化することが可能となる。

なお、第１図より、上述の多重化装置による非同期デー
タ信号の伝送遅延時間は、２〜３フレームタイム（２５
０μＳ〜３５０μｓ）と小さいことが理解される。

上記実施例によれば、非同期１ビットを同期２ビットに
コード化できるので、従来方式に比較して、伝送ビット
数が少なくて済み、また、データの空きタイミングには
制御信号を送れるので、伝送効率が良いという利点があ
る。

更に、フレーム内のビット割当てが固定割当てであるた
め、複数フレームにわたってバッファリングする必要が
なく、回路構成が簡単になり、伝送遅延時間も小さいと
いう効果もある。

なお、上記実施例に示した４種類のコードの使い方は、
−例を示したものであり１本発明はこれに限定されるべ
きものではない。

〔発明の効果〕

以上述べた如く、本発明によれば、複数ビットで構成さ
れたフレームを繰り返しシリアル伝送するディジタル回
線を介して装置間のデータを送受信するデータ伝送シス
テムにおいて、装置間非同期伝送データ１ビット発生毎
に、該伝送データ値“１″、“０″に対応して、前記フ
レーム内の２ビットで表わされる４値のうち任意の２値
を転送し、前記装置間非同期伝送データが発生しないタ
イミングにおいては、前記フレーム内の２ビットに前記
４値のうちの前記２値以外の２値を転送するようにした
ので、構成が簡単で、かつ、安価なディジタル・データ
の多重化を可能とする、ディジタル・データ伝送方式を
実現できるという顕著な効果を奏するものである。

【図面の簡単な説明】

第１図は本実施例の具体例を示す重畳動作のタイムチャ
ート、第２図は本発明の一実施例である多重化装置の構
成を示す図、第３図は該多重化装置を使用したシステム
構成図、第４図は上記６４ＫＢＰＳ高速ディジタル回線
規定のフレーム構成を示す図、第５図はＨｌ、Ｈ２ビッ
トに非同期送受信装置の送受信信号を乗せるときの符号
化コードの例を示す図である。 １：符号化回路、２：送信バッファ回路、３：フレーム
組立て回路、４　：　ＮＲＺ／ＣＭＩ変換回路、５：送
信バッファ回路、６：送信タイミング発生回路、７：受
信タイミング発生回路、８：発振回路、９　：　ＰＬＬ
回路、１０：ＣＭＩ／ＮＲＺ変換回路、１１〜１３：受
信回路、１４：再同期復号化回路、２１，２２：多重化
装置、２３，２４：非同期送受信装置、２５，２６：同
期送受信装置、２７：高速ディジタル回線。

Claims (1)

【特許請求の範囲】
1. １、複数ビットで構成されたフレームを繰り返しシリア
   ル伝送するディジタル回線を介して装置間のデータを送
   受信するデータ伝送システムにおいて、装置間非同期伝
   送データ１ビット発生毎に、該伝送データ値“１”、“
   ０”に対応して、前記フレーム内の２ビットで表わされ
   る４値のうち任意の２値を転送し、前記装置間非同期伝
   送データが発生しないタイミングにおいては、前記フレ
   ーム内の２ビットに前記４値のうちの前記２値以外の２
   値を転送することを特徴とするデータ伝送方式。