JPS6371662A - タイム・スタンプ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野：・ 本発明は、一般にデータ取込み装置、特に、このデータ
取込み装置において、取込みメモリ内に蓄積された２つ
のイベント間の経過時間を測定できるタイム・スタンプ
回路に関する。なお、かかるイベントは、被試験回路内
のロジック回路が発生するデータ又は命令の如き信号の
多くの特性組合せの中の１つである。

〔従来の技術〕

今日、ロジック・アナライザは、回路内で発生されたデ
ジタル信号を解析するのに、一般的に用いられている。

ロジック・アナライザは、被試験回路内のロジック回路
が発生したデータを取込んだり、蓄積したりする等の多
くの機能を実行できる。ロジック・アナライザのある特
定用途は、マイクロプロセッサを基本とした回路のイン
ストラクション（命令）及びそれに応じて発生したデー
タをモニタし、その回路が適切に動作しているかを判断
することである。

ロジック・アナライザのモニタ動作の一面において、ロ
ジック・アナラ、イブは、イベントを含むデータを取込
み、メモリに蓄積するデータ取込み装置として作用する
。回路内において、イベントのタイミングはしばしば微
妙なので、データ取込み装置は、イベント間の時間を測
定するタイム・スタンプ回路（時間測定回路）を典型的
には含んでいる。イベントを取込むと、時間を表わす特
別な値（時間値）により各イベントを識別、即ち「スタ
ンプ」し、次に２つの時間値を比較して、経過時間を決
定する。

従来のデータ取込み装置は、漸増的な２進コードを発生
するカウンタの如く手段により、これら時間値を発生す
る。この２進コードによる各件数値（時間値）は、経過
時間を表わす。カウンタがロロール・オーバ（最小値か
ら最大値まで計数して最小値に戻る）コが速過ぎ同じ計
数を繰返すのを防ぐため、「自動レンジ」になるように
カウンタを計数する。この自動レンジにより時間が経過
するに従ってしだいに遅い周波数で計数するように、単
一周波数ではなく、ある範囲の周波数にわたるクロック
信号によってカウンタをクロックする。第１イベントを
取込み、メモリに蓄積したときに計数の漸増（漸次底（
なるクロック信号の計数）を開始し、データ取込みが停
止するまで、この漸増動作を持続する。

〔発明が解決しようとする問題点〕

自動レンジ機能を有する７スタンプ」技術の欠点は、時
間が経過するのに伴って、分解能（計数間の時間）がし
だいに悪くなることである。長時間にわたると、分解能
は受認できる最小値より悪くなり、ついには、イベント
を取込み、蓄積するレート以下になってしまう。この場
合、極端に低い周波数では、同じ計数値で連続したイベ
ントを示す（タグ〉ようになる。すると、これらイベン
ト間の時間を正確に測定することはできない。

時間測定の精度を改善するために、タイム・スタンプを
高精度に維持しなければ？よらず、また時間測定を行な
える時間を増やすような自動レンジにしなければならな
い。

したがって本発明の目的は、特定イベント間の経過時間
を測定する改良されたタイム・スタンプ回路の提供にあ
る。

本発明の他の目的は、後半に蓄積されたイベントの分解
能を改善して、イベント間の経過時間をより正確に測定
するタイム・スタンプ回路の提供にある。

本発明の更に他の目的は、自助レンジ機能を有するタイ
ム・スタンプ回路の提供にある。

本発明の他の目的は、市販のロジック回路を用いて安価
に実現できるタイム・スタンプ回路の提供にある。

〔問題点を解決するための手段及び作用〕上述の目的を
達成するために、本発明のタイム・スタンプ回路は、時
間値を特定のイベントに関連させている。このタイム・
スタンプ回路ｉマ、選択可能な複数の周波数のクロック
信号を発生するクロック発生手段と、周波数が低くなる
順にクロック周波数を選択し、クロック信号を２進コー
ド発生手段に供給する選択手段を含んでいる。２進コー
ド発生手役は、各特定イベントを伴った時間値と関連し
た２進コード計数値を発生する。時間値と共にイベント
がメモリに蓄積されると、次に制御手段は、２進計数値
と２進コード発生手段用のクロック周波数とをリセット
する。この方法においては、イベント対の各々の間の計
数の初めに高周波数を用いて、後半に蓄積するイベント
に対する分解能を高く維持する。

好適な実施例においては、タイム・スタンプ回路内の制
御手段及び２進コード発生手段は、プログラマブル・ロ
ジック・アレイ（ＰＬＡ）である。

１つのカウンタ・プログラマブル・ロジック・アレイの
計数の一部は、クロック信号の周波数順序を選択する手
段となる。タイム・スタンプ回路に接続された発振器が
これら周波数を発生するが、分局回路によってこの発振
器の基本クロック周波数を複数の低周波数に分周する。

計数が変化すると、この計数値がより低周波数を選択し
て、計数を行なう時間を拡大する。

本発明の上述及び他の目的、特徴及び効果は、添付図を
参照した好適な実施例の以下の説明より明らかになろう
。

〔実施例〕

データ取込み装置内のタイム・スタンプ回路の機能概略 第１図は、データ取込み装置（ｌＯ）の一部のブロック
図であり、本発明による「タイム・スタンプ」型時間測
定回路であるタイム・スタンプ回路（１２）を具えてい
る。装置く１０）自体は、多くの他の要素も含んでいる
が、タイム・スタンプ回路（１２）の機能を理解するの
に必要な要素のみを図示して説明する。

取込みバス（１３）を介して被解析回路又は装置からの
ターゲット情報を装置（１０）のラッチ回路（１４）の
入力端に供給する。この情報は、特定の注目イベントを
構成する、アドレス及び制御信号の如きデータを含んで
いる。この情報は、バス（１３）上で短期間のみ有効で
あるので、ラッチ回路（１４）内のデジタル・ラッチ器
によりこの情報を蓄積、即ちラッチする。ラッチ回路（
１４）は、装置（１０）内の他の要素と共に、システム
・クロック・パルス発生器（１６）によりクロックされ
る。

情報をラッチした後、この情報を解析して、特定のイベ
ント又はイベント・シーケンスが発生したかを判断する
。ワード・リコグナイザ回路（１８）は、情報の組合せ
イベント（特定イベント〉を認識し、ステート・マシン
（２２）は逐次イベント（順次生じるイベントの組合せ
）を認識する。操作者は、Ｅｌｍする所望イベントの形
式を選択ロジック回路（２４）により選択する。これら
要素をマイクロプロセッサ（２６）により従来形式で制
御する力士、これら要素への接続は図面を見易くするた
めに省略する。（逐次又は組合せ）イベントを特定イベ
ントとして認識すると、ステート・マシン（２２）の出
力端に接続されたイベントバス（２８）にイベント信号
が生じ、この信号をメモリ・ポインタ回路（３２）に供
給する。これらブロック（１８）、　（２２）、　（２
４）及び（３２）は特定イベントを検出する検出手段と
なる。

認識した特定イベント及び各イベントの前後に生じた関
連データを取込みメモ’Ｊ　（３４）に蓄積するために
、メモリ・ポインタ回路（３２）はこのメモリ（３４）
用のメモリ・アドレスを発生する。ラッチ回路（１４）
からのイベント及びデータは、システム・クロッ、り信
号毎に、フードリコグナイザ（１８）ばかりでなく、取
込みメモリ（３４）にも直接供給される。

メモリ・ポインタ回路（３２）がアドレス・バス（３６
）を介して供給したアドレスに、これがイベント及びデ
ータが蓄積される。これらアドレスを発生するメモリ・
ポインタ回路（３２）は、１９８６年８月２５日に出願
されたジョン・エル・イースタテ′−による米国特許出
願第８９９．８５４号に開示されている。

メモリ・ポインタ回路（３２）は、信号路（３７）にメ
モリ・アドレスを発生して、特定イベントが生じたこと
をタイム・スタンプ回路（１２）に知らせる。

特定イベントがメモ！Ｊ　（３４）内に蓄積されると、
タイム・スタンプ回路（１２）はそのイベントに対する
時間値をメモＩＪ（３４）に蓄積して、そのイベントを
時間値にＦスタンプフする（関連づける）。この時間値
は、２進コードの内、交番２進コード、即ちグレー・コ
ードの如き２進コード計数値により表わす。データ・バ
ス（３８）を介して・タイム・スタンプ回路（１２）か
らメモＩＪ（３４）にこの計数値を転送して、メモリ（
３４）に蓄積させる。

所定のクロック周波数範囲にわたって高い周波数から漸
次的に低い周波数に所定順序で変化するクロック信号を
計数してコード計数値を発生する。

この周波数範囲により、計数値がオーバーフローし、ロ
ール・オーバするまでに計数できる時間が拡大する。こ
れら周波数は、次のように得る。即ち、２０メガヘルツ
発振器（４０）から基準周波数をタイム・スタンプ回路
（１２）に供給し、このタイム・スタンプ回路（１２）
がかかる基準周波数を分周して、装置（１０）とは独立
して発生する周波数範囲を与える。

タイム・スタンプ回路（１２）は、２つのモード、即ち
、漸増モード及びデルタ・モードで動作する。

漸増モードにおいて、２進コードの計数は、第１イベン
トがメモＩＪ（３４）に蓄積されたときに開始し、デー
タの取込みが停止するまで、割込みなく持続する。時間
が経過し、イベントが蓄積されるに従って、コード発生
の周ａｔが低下する。よって、時間的に遅く取込まれか
つ蓄積されたイベントの分解能は、装置（１０）が動作
し始緬た直後に蓄積されたイベントの分解能よりも非常
に劣っている。

デルタ・モードもコード発生の周波数が漸次低下するが
、特定イベントが蓄積される毎に、タイム・スタンプ回
路（１２）のクロック周波数及び２進コード計数値を初
期値にリセットする。よって、クロック周波数は、装置
（１０）がデータを取込んでいる間中ではなく、１対の
イベント間のみで、漸次的に遅くなる。維持される総合
的な分解能は、漸増モードよりも高い。また、２進計数
値は頻繁にリセットされるので、２進計数値がロール・
オーバすることも少ない。タイム・スタンプ回路（１２
）のこの実施例では、計数値及びりＯ−７り周波数は共
に、各イベント後にリセットされる。しかし、計数値及
びクロック周波数の一方を単独にリセットするようにし
、即ち、クロック周波数が分解能を維持し、計数値がロ
ール・オーバしないように、回路を設計することもでき
る。

両方のモードにおいて、データ取込み装置が接続された
ホスト・コンピュータ又はマイクロプロセッサ（２６〉
の如き手段により、各イベントに聞達した計数値を比較
して、連続したイベントの各対間の経過時間を決定する
。個々のイベント時間の時間間隔を加算して、い（つか
のイベント間の時間も計算できる。

回路説明 タイム・スタンプ回路（１２〉を構成するハードウェア
を第２図に示し、各構成要素の型名を表１に示す。勿論
、本発明のこの実施例は、説明のために示すものであっ
て、本発明をこのハードウェア表　　　　１ 第２図において、２進コード発生手段であるカウンタＰ
　Ｌ　Ａ　（４２）、　（４４）、　（４６）は、１５
ビツトの交番２進信号、即ちグレイ・コード計数値を発
生する。

この計数値は、データ・バス（３８）を介して取込みメ
モ！！　（３４）に供給され、各特定イベントと共に蓄
積される。この計数値は各イベントを伴う時間値に関連
している。メモリ（３４）、又はメモリ・ポインタ回￥
ｒ＆（３２）からのイベント信号を、Ｐ　Ｌ　Ａ　（４
２）。

（４４）、　（４６）　　に同期させる必要がないので
、グレイ・コードは好適なコードである。Ｐ　Ｌ　Ａ（
４２）　ｊまコード計数値の下位部分を担当し、Ｐ　Ｌ
　Ａ　（４，４）は中位部分を担当し、Ｐ　Ｌ　Ａ　（
４６）は下位部分を担当する。排他的オア・ゲー）　（
４３）、　（４５）　　及び（４７）を夫々介してＰ　
Ｌ　Ａ回路（４２）、　（４４）　及び（４６）にカウ
ンタ信号を帰還させるのに必要な最小時間を除いて、こ
れるコード部分は１動作方法」の瀾で後述する如く、内
部で発生される。これらカウンタＰＬＡは、タイム・ス
タンプ回路（１２）の他の要素と共に、フリップ・フロ
ップ（４８）を介して発振器（４０）によりクロックさ
れる。なお、このフリップ・フロラ７’（４８）は、２
０メガヘルツ信号ヲ１０メガヘルツ信号に減少させる。

しかし、制御手段である制御ＰＬΔ＜５０）がカウンタ
ＰＬＡをイネーブルする際の周波数により、カウンタＰ
ＬＡの計数レートが決互るｏＰＬＡ（５０）は、制御イ
ネーブル信号ＣＴＲＥＮＢを発生する。

この制御イネーブル（信号ＣＴＲＥＮＢは、各カウンタ
ＰＬＡに供給されるが、オア・ゲーＦ　（５１／）又は
＜５４）により、直ぐ下位のカウンタＰＬＡからのオ−
バーフロー計数信号と組合され、カウンタＰＬＡが計数
するようにイネーブルする。次に、ＰＬＡ（５０）は、
マルチプレクサ（６１）の如き周波数選択手段から受け
たクロック信号Ｗに応答して、ＣＴＲＥＮＢ信号を発生
する。発振器（４０）と共にカウンタ（６２ａ）〜（６
２ｇ）　　から構成されたクロック発生手段が供給する
複数のクロック周波数からの選択を、マルチプレクサ（
６１）が行なう。カウンタ（６２ａ）　　〜（６２ｇ＞
は、互にカスケード接続されており、（図示しないが、
フリップ・フロップ（４８）の出力信号がカウンタ（６
２ａ）　　に供給されている）、フリップ・フロップ（
４８）からの１０メガヘルツ信号を、カウンタ（６２ａ
）　　が発生する５メガヘルツ信号からカウンタ（６２
ｇ）　が発生する１ヘルツ信号までの範囲の７つの別個
の周波数に変換する。読出しのためにマルチプレクサ（
６１）の選択ラインに供給されるＰＬＡ（４６）の上位
部分計数値に応答して、このマルチプレクサ（６１）は
、クロック周波数を選択する。５メガヘルツ、１メガヘ
ルツ、１００　キロヘルツ、１０キロヘルツ、１−１−
ロヘルツ、１００　ヘルツ、１０ヘルツ及び１ヘルツを
含む５メガヘルツ信号から１ヘルツ信号の範囲で、計数
部分が値を変化させるのに応じて、減少順に８つの周波
数の１つを選択するように、マルチプレクサ（６１）は
構成されてし）る。

タイム・スタンプ回路（１２）は、特定イベントが生じ
たことをＰ　Ｌ　Ａ（５０）に合図する（知らせる〉手
段も含んでいる。この合図手段は、第１フリツプ・クロ
ック（６４）及び第２フリツプ・フロップ＜６６）を介
してメモリ・ポインタ（３２）かろのイベント信号をＰ
　Ｌ　Ａ　（５０）に供給するための信号路（３７）を
具えている。フリップ・フロップ（６４）は、イベント
信号をラッチし、フリップ・フロップ（６６）は、この
イベント信号を１０メガヘルツの回路クロックに同期さ
せる。タイム・スタンプ回路（１２）がデルタ・モード
で動作していると、Ｐ　Ｌ　Ａ　（５０）は、各イベン
ト信号に応答して、クロック周波数を５メガヘルツのそ
の初期周波数にリセットする。この周波数リセットは、
Ｐ　Ｌ　Ａ（５０）が２進コード計数値を零の初期計数
値にリセットした後に行プ；われる。すなわち、マルチ
プレクサ（６１）の選択ライ〕／のこの零計数値により
、このマルチプレクサは初期クロック周波数を選択する
。

カウンタＰＬＡ及びクロック周波数のリセットにかかる
時間は最少であり、第１イベント後にＰ　Ｌ　Ａ　（５
０）がまだカウンタＰ　Ｌ　Ａをリセットしている間に
、第２イベントが生じることもありうる。

この場合、第２イベントに関連した計数値は不正確であ
る。無効計数値を警告するため、タイム・スタンプ回路
（１２）は、無効計数信号１！１ＶＣＮＴを発生する如
き手段を具えており、不正確な計数を警告する。フリッ
プ・フロップ（６４）及び（６６）間のイベント信号路
から、この信号を取り出し、ライン（６８）に沿ってメ
モ’Ｊ　（３４）に送る。信号路（３７）にイベント信
号が現われ、ＩＮＶＣＬＲ信号によりＰＬＡ（５０）が
フリップ・フロップ（６４）をクリアするまでこのイベ
ント信号が出力されていると、ＩＮＶいＴ信号が出力さ
れる。イベント信号が現われた後、約３００　ナノ秒間
、Ｉ　ＮＶＣ＼Ｔ信号が出力される。この時間は、Ｐ　
Ｌ　Ａ　（５０）がイベント信号を検知し、　ＩＮＶＣ
ＬＲ信号に応答してフリップ・フロップ（６４）がクリ
アされるのにかかる時間である。これ；ま、カウンタＰ
ＬＡがリセットし、計数を開始するのに充分な時間であ
る。フリップ・フロップ（６４）がクリアされた後、イ
ベント信号が信号路（３７）にまだ存在すると、ＩＮＶ
ＣＮＴ信号が再び直ちに出力する。特定イベントがいく
つかのシステム・クロック・サイクルにわたって存在し
ている際に、この状態が生じる。

Ｐ　Ｌ　Ａ　（５０）は、関係ある他の人力信号も受け
る。

電源投入時又はハードウェア・リセ７）時に、マイクロ
プロセッサ（２６）からフリップ・フロップ（６９）を
介してリセット信号ＴＳＲＥＳＥＴ　を受け、タイム・
スタンプ回路（１２）をリセットする。プログラム・バ
ス（７０）を介して、モード制御信号Ｄ　Ｅ　Ｌ　Ｔ　
Ａ　／’　Ｃｔパ、１をＰ　Ｌ　Ａ　（５０）に供給す
る。タイム・スタンプ回路（１２）がデルタ・モード又
は漸増モードで動作するかを、このＤ　Ｅ　Ｌ　Ｔ　Ａ
　／　ＣＵ　！、Ｉ　信号のロジック状態；二より、決
定する。

２つのイベント間の時間を判断する際、データ取込み装
置（１０）に接続されたホスト・コンビュー夕、又はマ
イクロプロセッサク２６）の如き手段が、２つの関連し
た計数値を比較し、経過時開を求める。

動作方法 Ｐ　Ｌ　Ａ　（５０）の人力信号状態に応じて、このＰ
ＬＡ〈５０）がタイム・スタンプ回路（１２）の動作、
即ち、モード、クロック周波数、リセット等を制御する
。

Ｐ　Ｌ　Ａ（５０）は、主要人力信号として、バスク７
０）のモード制御信号ＤＥＬＴＡ／Ｃｌ１Ｍ　、メモリ
・ポインタ回路（３２）からのイベント信号、及びマル
チプレクサ（６１）からのクロック信号”ｖ’ｖ’（Ｃ
ＴＲＥＮＢ信号（低でアクティブ）を発生するため）を
受ける。、また、Ｐ　Ｌ　Ａ　（５０）は、８力信号と
して、ＣＴＲＥＮＢ信号の他に、特定イベントが蓄積さ
れた後にカウンタＰＬＡ（４２）、　（４４）　　及び
（４６）をクリアするカウンタ・クリア信号ＣＴＲＣｔ
、Ｒ（低テアクチイブ）、並びｌ：：１７＋Ｖｃ＼Ｔ（
高でアクティブ）をクリアするためにフリップ・フロッ
プクロ４）へのＩＮＶＣＬＲ信号（低でアクティブ）を
発生する。これら信号がいつ発生するか、またこれら信
号は何を行なうかは、２つのモードの動作によって、最
もよく理解できよう。

（デルタ・モード） 第３Ａ図、第３Ｂ図、第３Ｃ図は、ＰＬＡ（５０）がク
ロック信号Ｗに応答してＣＴＲＥＮＢ信号を発生するの
を説明する状態図、状態表及び状態式、並びにタイミン
グ図を夫々示す。Ｐ　Ｌ　Ａ（５０）はＤ型フリップ・
フロップを内蔵しており、このフリップ・フロップは、
１０メガヘルツのＰＬＡクロックの低から高への遷移で
クロック信号Ｗを読み取る。

電源投入時又はイベント後のカウンタのリセット時にお
いて、ＣＴＲＥＮＢ信号を発生する内１１％ＰＬＡ信号
Ｓ　Ｏｒ　Ｓｌ　　は、００状態であり、マルチプレク
サ（６１）からの人力クロック信号Ｗが到達するのを待
っている。クロック信号Ｗは、最高周波数の５メガヘル
ツである。クロック信号Ｗを受けると、信号Ｓ。、Ｓ＋
　　は状態０１に移る。よって、ＣＴＲＥＮＢ信号を出
力（ここでは、低がアクティブ）して、ＰＬＡ（４２）
、　（４４）、　（４６）に計数をさせる。ＰＬＡ（４
４）及び（４６）の場合、ＣＴＲＥＮＢ信号と前段のＰ
ＬＡからのキャリー信号ＣＥＯＩＩＴＩ及びＣＥＯＵＴ
２　（、これも低がアクティブ）との論理和をゲー）　
（５２）及び（５４）により夫々求める。クロック信号
Ｗの周波数は、初めから５メガヘルツである利用可能な
低くなる７つの周波数から選択した１つであることに留
意されたい。

よって、ＣＴＲＥＮＢ信号が消えた後、第３Ａ図及び第
３Ｃ図に示す如く、Ｗ信号が持続し、信号Ｓ。。

Ｓｌ　　は状態１１に移る。Ｗ信号が消えるまで信号Ｓ
ｏ、Ｓ１　　はこの状態を維持し、Ｗ信号が消えた時に
状態００に戻る。しかし、クロック信号Ｗが５メガヘル
ツで、新たなりロック信号Ｗが到着するまで、ＣＴＲＥ
ＮＢ信号が再出力しないと、信号Ｓ　Ｏｒ　Ｓ　１は状
態０１から直接状態００に戻る。

第４Ａ図、第４Ｂ図及び第４Ｃ図は、ＰＬＡ（５０）が
イベント信号及びモード信号に応答して、ＩＮＶｃＬＲ
及びＣＴＲＣＬＲ信号を発生するのを説明するための状
態図、状態表及び状態式、並びにタイミング図である。

ＣＴＲＣｔＪ及びＩＮＩ／Ｃ！！信号を発生する内部信
号Ｓ　２１　Ｓｓ　は電源投入時、状態００にリセット
される。状態００において、ＣＴＲＣＬＲ信号が出力し
て、カウンタＰＬＡを零にリセットする。特定イベント
が生じると、信号ｓ２．Ｓａ　は状態００から状態１０
に移るが、このＰＬＡクロック・サイクル中、ＣＴＲＣ
ＬＲ信号を出力し続ける。第４Ｃ図に示す如く、１０メ
ガヘルツのＰＬＡクロック・サイクル以上にこのイベン
トが持続し、信号Ｓ２　＋　Ｓ　３が状態１１に移り、
ＣＴＲＣＬＲ信号は、まだ出力している。Ｐ　Ｌ　Ａ（
５０）の入力端にてイベント信号がなくなるまで、信号
Ｓ２．Ｓ３　は状態１１を維持する。イベント信号が消
えると、信号３２．Ｓ３は状態１０に戻り、ＣＴＲＣＬ
Ｒ信号はまだ出力している。次に、信号Ｓ２．Ｓ３　は
状態０１に移り、ＣＴＲＣＬＲ信号が消えて、他のイベ
ントが生じるまで、カウンタＰＬＡは計数することがで
きる。ここから、データ取込みが停止するか、リセット
が生じるまで、信号Ｓ　２１３３　は状＠１１に移って
、状態１０に移り、状態０１に戻る。

信号Ｓ　２’＋　３３　が状態１０から１１に、又は状
態０１から１１に遷移する際に、ＣＴＲＣ１，ｆｔ信号
が出力した後、Ｐ　Ｌ　Ａの１０メガヘルツ・クロック
の１サイクル期開、信号Ｓ２＋　Ｓ　３　が状態１１テ
あると、ＩＮＶＣＬｌｌ出力する。この遅延により、計
数をクリアして、開始する時間カウンタＰＬＡに与える
。ＩＮＶＣＬＲ信号がフリップ・フロップ（６４）をク
リアするので、メモＩＪ（３４）へのＩＮＶｃＮＴ信号
のロジック状態が変化する。イベント信号が消えた後に
信号Ｓ、、Ｓ、が状態１０に移るまで、Ｉ〜ＶＣＬＲ信
号は出力し続ける。

第２図及び第５図は、グレー・コード計数値を発生する
ように夫々をイネーブルするＰＬＡ（４２）。

（４４）及び（４６）の構成を示す。各カウンタＰＬＡ
がどのように計数するかを示す論理式を以下に示すが、
ＰＬＡへのイネーブル人力であるＤＩＳは、低がアクテ
ィブである。

ＰＬＡ（４２）： Ｄｉｓ　＝ＣＴＲＥＮＢ　　　　　　　　　　　　　　
　　（１）ＰＬＡ（４４）： ＤＩＳ　　＝ＣＴＲ［Ｅ　〜Ｂ−ｉ−Ｃ巳０ＵＴｌ　＝
ＣＴＲＥＮＢ　　・　ＣＥ）コＬＴＩ　　　　　　（２
）ＰＬＡ（４６）： Ｄｉｓ　　＝ＣＴＲＥＮ８−Ｃε０１！Ｔｌ＋ＣＥＯし
Ｔ２＝ＣＴＲＥ＼Ｂ　　−ＣＥＯｕＴｉ　　・　ＣＥＯ
ＩｊＴ２　　　　（３）ＣＥＯＵＴＩは、Ｐ　Ｌ　Ａ　
（４２）からオア・ゲー）　（５４）への外部キャリー
であるっまた、Ｃε０ＬＩＴ２は、ＰＬＡ（４４）から
オア・ゲート（５２）への外部キャリーである。

第６図及び第７図は、Ｐ　Ｌ　Ａ（４２）の計数発生を
示すが、これはキャリー信号の呼称を除いてＰ　Ｌ　Ａ
（４４）及び（４６）と同じである。状態図に示す如く
、Ｐ　Ｌ　Ａ　（４２）は先ず、３ビツト・カウンタで
００００の計数値を発生するが、以下３ビツトがカウン
タ出力であり、上位ビットはステータス・ビットである
。ＣＴＲＥＮＢ信号が出力する毎に、ＰＬＡは他の状態
に移る。状態０１００から１１００に遷移する際、Ｐ　
Ｌ　ＡはＣＴＲＥ〜Ｂ信号の出力と同時に、ＣＥＯＵＴ
Ａ　（初期キャリー）信号を出力する。ＣＥＯＩｊＴＡ
及びＣＴＲＥＮＢ信号により、第７図に示す内部２ビツ
ト・カウンタ（同様にステータス・ビットを有する）は
、状＝　ＣＣ＋　Ｃから００１　の如（、ある状態から
他の状態に移る。

この遷移の間、３ビツト・カウンタの３のつカウンタ出
力ビットは変化しないことに留意されたい。

２ビツト・カウンタの１つのカウンタ・ビットのみが変
化する。３ビツト・カウンタが状態１０００から０００
０に変化する際、再びＣＥＯｌｊＴＡを出力する。状態
０１０から１１０へ、及び状態１００　から０００への
２ビツト・カウンタの遷移の間、２ビツト・カウンタか
ら叶０［ＩＴ１信号（ＰＬＡ（４４）への外部キャリー
）を発生するまで、この過程が持続する。これら２つの
遷移の間、次のカウンタＰ　Ｌ　Ａにおいて生じる遷移
の代わりに、２ビツト・カウンタ又は３ビツト・カウン
タの出力ビットは変化しない。例えば、ＣＥＯＵＴＩ信
号とＣＴＲＥＮＢ信号との論理和を求め、Ｐ　Ｌ　Ａ（
４４）が論理式（２）により計数するようにする。

この過程は、論理式（３）に示す如＜　Ｐ　Ｌ　Ａ（４
４）及び（４６）によっても持続し、完全な１５ビツト
・グレイ・コード計数値を発生する。

クロック信号Ｗを発生する際の周波数は、Ｐ　Ｌ　Ａ（
４６）が発生したグレイ・コード計数値の上位３ビツト
で決まるが、これら上位３ビツトをマルチプレクサ（６
１）の選択ラインに供給する。これらピントが変化する
と、より低い周波数が１択されるので、タイム・スタン
プ回路（１２）の時間範囲が拡大する。Ｐ　Ｌ　Ａ　（
４６）は、計数値が最大値に達すると、オーバーフロー
ビットを発生する。

（漸増モード） 漸増モードにおいて、２進コード計数値は、特定イベン
トが蓄積された後にリセットされず、取込みが停止する
まで持続する。よって、クロック信号は、データ取込み
期間中に漸次低い周波数に切替えられる。デルタ・モー
ドとの差が第４Ａ図に現われるが、内部信号Ｓ　２＋　
３３　は無期限に状態ｌＯを維持する。よってＣＴＲＣ
ＬＲ信号は、リセ７）時に単に出力され、初期イベント
の発生時に消える。

１！ＩＶｃＬＲ信号は発生しない。池の場合、タイム・
スタンプ回路（１２）の動作は、デルタ・モードと同じ
である。

好適な実施例により本発明の原理を図示し、説明したが
、本発明の要旨を逸脱することなく、配置及び細部にお
いて変更が可能である。例えば、タイム・スタンプ回路
（１２）は、ＰＬＡではな〈従来のカウンタでも実現で
きるし、他の構造、″）ＰＬ、Ａでも実現できる。また
、集積回路として作ることもできる。

〔発明の効果〕

上述の如く本発明によれば、計数手段がクロック信号を
計数して２進コード計数値を発生し、この計数値を特定
イベントに関連させる。そして、このクロック信号周波
数は所定順序で変化、例えば漸次低い周波数に変化する
ので、長時間にわたって特定イベントの発生時点を計数
値に関連づけることができる。更に、特定イベントが発
生すると、クロック周波数を所定順序の初期周波数にリ
セ７）するので、高精度に特定イベントの発生時間も測
定できる。

【図面の簡単な説明】

第１図は本発明によるタイム・スタンプ回路を含んだデ
ータ取込み装置のブロック図、第２図は本発明によるタ
イム・スタンプ回路の好適な実施例の回路図、第３Ａ図
〜第３Ｃ図及び第４Δ図〜第４Ｃ図は本発明の詳細な説
明する図、第５図は第２図の一部分の詳細な回路図、第
６図及び第７図は第５図の動作を説明する状態図である
。 図において、（１８）、　（２２）、　（２４）及び（
３２）は検出手段、（４２）、　（４４）、　（４６）
は２進コード発生手段、（４０）。 （６２ａ）　〜（６２ｇ）　　はクロック発生手段、（
５０）は制御手段、（６１）は選択手段である。 代　　理　　人　　　　　伊　　藤　　　　　真向　　
　　　　　　松　　隈　　秀　　盛ＦＩＧ、５ ＦＩＧ、７ １監仕二公乙！

Claims (1)

1. 【特許請求の範囲】 異なる既知周波数の複数のクロック信号を発生するクロ
   ック発生手段と、 上記複数のクロック信号の１つを所定順序で選択する選
   択手段と、 該選択手段により選択された上記クロック信号に応じて
   、２進コード計数値を発生する２進コード発生手段と、 特定イベントの発生を検出する検出手段と、上記検出手
   段の出力信号に応じて、上記所定順序の初期周波数の上
   記クロック信号を選択するように上記選択手段を制御す
   る制御手段と を具え、上記計数手段からの上記２進コード計数値を上
   記特定イベントに関連させることを特徴とするタイム・
   スタンプ回路。