JPS58205860A - ロジツク・アナライザ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 多くのロジック・アナライザはテイジタル・しｍｌ−タ
ラ備え、マイクロプロセッサ又は同様の論理装置におけ
るパルスの論理状態を周期的に記録しそして解析するた
めに用いられる。

そのようなアナライザは、機械的部品の運動についての
データの記録及び解析を可能にするという点で、プリン
タ等の機械装置の開発においても非常に有用である。そ
のような用途の例は、ベルト・プリンタ中のディジタル
制御されたステップ・モータの加速（１１及び減速相の
解析である。これらの相における最も重要な電気的制御
信号を記録するために、８人力チャネル上の約Ｉ　Ｄ　
Ｄ　ｍ　ｓｅｃの記録時間及び１　０　０　ｎ　ｓｅｅ
のザンプリング期間が必要であろう３、不幸な事に、そ
のようなロジック・アナライザの記憶容量は一般に非常
に限られており、例えば各人力チャネル毎に１キロ・ビ
ット程度である。しかしながら、先程述べた例では各チ
ャネル毎に１メガ・ビットの記憶容量が必要であろう。

〔発明の概要〕

本発明はそれらの欠点を取り除く事を意図している。

従って本発明の目的は、ロジック・アナライザの記憶装
置の界隈をより経済的に使用する事である。

また、本発明の実施態様によれば、タイム・カウントを
記憶する事によって記憶容量を節約する時間測定アダプ
タが与えられる。

時間測定アダプタの例は、ロジック・アナライザの内部
クロックによって進められるタイム・カウンタであって
、そのタイム・カウントは、事象が起きた時、即ちある
入力チャネルの２進数饋を１つ以上の２進数入力信号が
変化させた時に、アナライザの記憶装置に転送される。

より具体的には、タイム・カウンタは下位ビットを記憶
する下位部分と上位ビットを記憶する上位部分とを備え
ている。もし２つの連続した事象の間に下位カウントに
のみ変化が起きれば、下位部分のみをレコーダに転送す
れば良い。もし上位部分にも変化があれば、各記憶毎に
別個の記憶サイクルがレコーダにおいて開始される。タ
イム・カウンタがオーバーフローする時、事象の発生に
無関係に最大カウントがレコーダに転送される。

レコーダにおける記録動作は、事象信号及び適（３） 当なりロック・パルスによって制御される記録ゲート力
発生する事象パルスによってトリガされる。

事象信号は、２つの連続したサンプリング時間における
入力データを比較する事象検出器によって作られる。

時間測定アダプタには、いくつかの動作モードが可能で
ある。

（１）　　標准時間記録モードでは、タイム・カウンタ
はクロック・パルスによって連続的に進められる。

多くの場合、下位カウントのみを事象に応答してレコー
ダに転送すればよい。」１位カウント及びカウンタ・オ
ーバーフローは必要な場合にのみ転送される。

（２）時間差記録モードでは、カウンタの内容が記録さ
れた陵に、特定のチャネル上の事象がタイム・カウンタ
をプリセットする。このモードは、この特定のチャネル
−１−に記録されたパルスのオン時間及びオフ時間の測
定を可能にする。

（３）　　動的記録ゲート・モード。この記録動作は所
定のチャネル上の２准数信号が１でない場合にの（４） み起きる。このモードは、比較的長い過程の興味のある
時間にのみデータを記録する事を可能にする。高速ステ
ップ・モータの前記の加速期間及び減速期間にこのモー
ドを使用できる。

本発明によって提供される利点は、主にレコーダの記憶
容量がよシ経済的に用いられる事である。

緩やかにしか変化しないか又は全く変化しないデータの
記録は回避され、七の代りに２つの連続した事象間に経
過した時間が記録される。入力チャネルのうち一部、例
えば１６本のうち８本しかデータの記録に使用できない
（残シの８チヤネルはタイム・カウントの記憶に用いら
れる）にもかかわらず、全体的な記録効率は改善される
。これはステップ・モータの完全な移動相の解析を可能
にする。この事は多くのロジック・アナライザでは限ら
れた記憶容量により一般には不可能であった。

時間差記録モードは、１つの所定の入力チャネル上の信
号をよシ徹底的に解析しなければならない場合に、特に
有益である。

動的記録ゲート・モードは、長い期間にわたつて全くも
しくは少ししか活動を示さず、殆んどの活動が比較的短
い期間に生じるような過程の記録に特に有益である。

〔実施例の説明〕

第１図は８本の入力チャネルＣＨＯ〜ＣＨ７が時間測定
アダプター（ＴＭＡ）２によってディジタル・レコーダ
１に接続された様子を示す。ディジタル・レコーダ１は
ロジック・アナライザの一部でも良く、ロジック・アナ
ライザは必要であれば視覚的解析を可能にするスコープ
等の他の機能ユニットも含み得る。チャネルＣＨＯ〜Ｃ
Ｈ７は独立な２進チヤネルでも、又アナログ信号の２進
符号化された表現のために組み合せて用いられてもよい
。チャネルＣ）（Ｏ〜ＣＨ７はＴＭＡ２のクロックによ
ってサンプルされる。もしも２つの連続したサンプリン
グ時点において８ビツトの入力データのうち１っμ」二
のビットが異なれば、新しい８ビツトのデータはディジ
タル・デコーダ１に転送される。ＴＭＡ２はレコーダ１
における新しいデータの内部記録をトリガする事象パル
スを発生する。

ＴＭＡ２は、入力チャネル上の１つ以上のビットの極性
変化を表す事象等の、連続した事象間の時間間隔を測定
するためのタイム・カウンタを含む。新しいデータと共
に、このカウンタの計数直もディジタル・レコーダに記
憶される。ＴＭＡのタイム・カウンタが上位カウント部
分と下位カウント部分とから成る場合、もしも８ビツト
のカウントが上位部分に関するものであれば、上位カウ
ント・フラグＣＦがディジタル・レコーダ１に転送され
得る。もしディジタル・レコーダ１が、１６本の入力チ
ャネル及び１６本の入力チャネル上のデータの記憶を開
始するためにディジタル・レコーダの内部クロックをト
リガするための１本の付加的制御入力しか持たないなら
ば、上位カウント・フラグは８本のデータ入力チャネル
の１つを転送される。この時は当然１つの入力データ・
ビットの損失が生じ、従って７つの入力データ・ビット
しかディジタル・レコーダに記憶できない。

（７） その代りに、同じデータ・ビットを伴なう２つの計数１
１ａを連Ｕ１；シて記１．Ｏさせて、最初に記憶された
のは」１位カウントであり次に記憶されたのは下位カウ
ントであると解釈してもよい。

時間測定アダプター２は第２図に詳細に説明されている
。

ＴＭＡ２は、レコーダの入力チャネルの半分（０〜７）
をデータ信号の記憶に用い、他の半分（８〜１５）を入
力信号の（シ性変化（事象）毎のタイム・カウントの記
憶に用いる事によって、ディジタル・レコーダの限られ
た記憶容量の問題を解決する。従ってあらゆる入力デー
タのサンプルを記憶するのではなく、１つ以上の入力信
号が極性を変化させた場合にのみ８ビツトの入力データ
・バイトが記憶さ７１５る。その結果、連続した事象間
に経過した時間を表わす８ビットのタイム・カウントが
記憶される。アナライザの入力チャネルの最初の半分（
ＣＩＴ　Ｏ〜７）はレジスタ乙に新しいデータとして記
憶さＪ′する。次のサンプリング期間の間に、レジスタ
３の内容はレジスタ４に転送さく８） れ古いデータになる。古いデータと新しいデータとは事
象検出器５で比較され、もし１つ以上のデータ・ビット
が等しくなければ事象信号が生じる。

ＴＭＡ２は、好ましくはディジタル・レコーダのタイム
・ベースから正確な基準周波数を受は取る。クロック発
生器６は６つのタイミング信号を発生する。これらの信
号は第６図に詳細に示されている。タイミング信号の１
つは主クロツク信号ＣＭである。この信号はレジスタ３
及び４のデータ・ラッチをセットし、１６ビツトのタイ
ム・カウンタ７を増計数させる。タイム・カウンタ７は
信頼性のおける時間測定を可能にするために同期的に動
作すべきであシ、クロック発生器６からのＲ８Ｔ信号に
よってリセットされ得る。８ビツトのデータ・バイトを
用いているので、もしも事象が起きると、即ち１つ以上
のデータ・ビットがそノ極性を変えると、カウンタ７の
下位８ビツトのみしか記憶できず、カウンタの上位８ビ
ツトはレコーダの別個の記憶サイクルにおいて記憶され
なければならない。それに相当して、セレクタ８がカウ
ントの下位８ピッ；・又は」１位８ビットのいずれかを
８ビットのタイマー出力バスに出力として選択する。記
録ゲート９の発生する上位カウント・フラグＣＦは上位
カウントの伝送を指示する。

記録ゲート９は一般に記録動作を制御しており、第５図
に詳細に説明されている。

これは事象パルスをレコーダ１に送シ、そこでの記録動
作をトリガする。

クロック発生器６は、セレクタ８を制御するためのセレ
クタ・クロック・パルスｃｓ１及び上位カウント又は下
位カウントを記録するための２つのクロック・パルスＣ
ＴＩＸＣＬも発生する。記録ゲート９は、下位又は上位
のカウント・キャリーを示す２つのキャリー信号も受は
取る。

第３１シＪを参ＩＴ（ｔ　ｔ、なからＴＭＡ２の動作を
説明する。クロック発生器６の２０ＭＨｚ　　の繰シ返
し速度において、１つのＴＭＡサイクルの長さは５０ナ
ノ秒である。第３図の（ａ）行は５０　ｎ　８ｅｃ毎に
レジスタ３に新しいデータが記憶される事を示している
。（ｂ）行の主クロック・パルスＣＭはＶジスタ３及び
４のデータ・バイトを転送しタイム・カウンタ７を増訂
数させるように働く。

（ｃ）行に示すように、新しいデータのためのレジスタ
乙に記憶されたデータ・バイトは全サイクルにわたって
レコーダ１への出力バスに利用可能である。事象検出器
５０発生する事象信号も（ｄＪ行に示すように全サイク
ルにわたって利用可能である。

（、）行に示すように、記録ゲート９から生じる事象パ
ルスは上位カウント部分ＨＣＴＰ及び下位カウント部分
ＬＣＴＰから成る。もしカウンタ７の上位カウント部分
がゼロでなく、２つの連続するサンプリング期間中に変
化していれば、カウンタ７の上位カウント部分ＨＣＴが
最初にセレクタ８を経てタイマー出力バスに転送される
。次にカウンタ７の下位カウント部分ＬＣＴが転送され
る。

レコーダ１へのタイム・カウントの転送をタイミング付
けるために、クロック発生器６は（ｆ）行及び０）行に
示すように上位カウント・クロックＣＨ及び下位カウン
ト・タロツクＣＬを発生する。両方の場合において、タ
イム・カウントの記憶はレコーダに送られた事象パルス
によって、レコーダ内で開始される。レコーダ１への上
位カウント又は下位カウントの記憶を区別する２つの方
法が存在する。

（１）（事象パルスＨＣＴ　［）　Ｋ　、Ｊ：つてトリ
ガされる）上位カウントの記憶及びその陵の（事象パル
スＬＣＴＰによってトリガされる）下位カウントの記憶
が共に新テ〜り・バス」二の同じデータ・バイトの記憶
によって行なわれると、同じ５０　ｎ　ｓｅｅのサンプ
リング期間に記憶されたデータが等しい事を用いて、最
初に記憶されたカウントを上位カウントとして、２番目
に記憶されたカウントを下位カウントとして定義する事
ができる。

（２）第３図の（ｊ１行に示すように、レコーダ１にお
ける上位カウントの記憶と下位カウントの記憶とを区別
するために別個の上位カウント・フラグＣＦを用いても
」：い。一般にレコーダ１には何の付加的な入力チャネ
ルも存在しないので、フラグＣＦをレコーダ１に伝送す
るにはデータ・ビット入力チャネルの１つが用いられな
ければならない。

（ｈ）行はタイマー出力バス上にタイム・カウントが得
られる事を示している。

（１）行はセレクタ８の下位部分転送ゲート及び上位部
分転送ゲートを交互に選択する自走クロックとしてのセ
レクタ・クロックＣ８を示している。

第２図に戻って、時間測定アダプター２の３つの動作モ
ードを説明する。

（１）Ｎ準時間記録（ＮＴＲ）モード 全てのデータ・ラッチ、制御ラッチ及びカウンタ７がリ
セットされる。カウンタ７は、トリガ入力パルスがクロ
ック発生器６に加えられた時に計数を開始する。このパ
ルスはディジタル・レコーダのトリガ出力又はデータ・
チャネルから発生させてもよい。

データ・チャネルＣＨＯ〜Ｚ上の入力信号が極性を変え
る毎に、事象パルスが発生し、レジスタ６及びカウンタ
７の内容がディジタル・レコーダに記憶される。この時
１回又は２回の記録サイクルが実行される。１回のサイ
クルは、２つの事象に関するカウンタの下位半分からキ
ャリーが生じない場合に実行される。キャリーが発生す
れば、カウンタ７の上位半分も記録される。

（２）時間差記録（ＴＤＲ）モード ＴＭＡ２にキーが設けられ、これはスイッチ・オンされ
た時、特定のチャネル例えばチャネル０上の事象毎にカ
ウンタの内容が記録された後にカウンタ７を１にプリセ
ットさせる。このモードはチャネルＯで受信されたパル
スのオン及びオフの時間の測定を可能にする（カウンタ
が０ではなく１にプリセットされるのは、プリセットに
いくらかの時間が必要だからである。さもなければ計数
パルスが失なわれるであろう）。

（３）　　動的記録ゲート（ＤＲＧ）モードＴＭＡ２の
各々のキーがスイッチ・オンされると、指定されたチャ
ネル例えばチャネル７上の信号の正の変化が、残りのチ
ャネル０〜６上のその後の事象の記録をディスエーブル
する。但しカウンタ７のオーバーフローのみは記録され
る。もしチャネル７上の信号が負に戻れば、この事象及
び全てのその陵の事象は再び記録される。このモードは
比較的長い過程のうちの興味のある時間のみ、例えハ高
速ステップ・モータの加速時及び減速時のデータを記録
する事を可能にする。

ＮＴＲ又はＤＲＧのモードにおいて、カウンタ７は記録
動作の開始時にリセットしても良く、従って蓄積された
タイム・カウントを記憶する。各事象はそれが起きた絶
対時間を記録させる。１６ビツト・カウンタ及び２０■
ｈのクロックを用いれば、カウンタ・オーバーフローな
ＬＩＣ３，２８ｍ　ｓｅｃに至る時間間隔が処理できる
。

その代シに、カウンタ７は各事象信号によってリセット
し、２つの連続した事象間に経過した時間の相対的計数
値のみを記録する事もできる。８ピツト・カウンタ下位
部分を用いれば、カウンタ７の上位カウントも記憶させ
るための２部の記録ザイクルを用いる必要なしに１２．
８マイクロ秒までの相対時間間隔が処理できる。

第２図を参照すると、時間差記録モード信号ＴＤＲがＡ
ＮＤゲート１０の１人力として示されている。他の入力
は（第４図に関して後述するように）事象検出器５にお
いてチャネル０に関する古いデータ・ビットと新しいデ
ータ・ビットとの比較から生じる信号である。ＴＩ）Ｒ
モードにおいてカウンタ７はチャネル０に関する（遅延
回路１１によって適当に遅延された）事象パルス１２に
よって１にプリセットされる。

動的記録ゲート・モード信号１）　ＲＧは第４図に関し
て説明する」二うに、信号線１８から事象検出器５に供
給される。Ｄ　ＲＧモードにおいて、第５図で説明する
ように、信号線１６」二の信号は記録ゲート９を制御す
る。

第４トソ１を参ＩＴ（（すると、事象検出器５は８つの
チャネルＣＨＯ〜ＣＩＩ　７に対しする一連の８個のＸ
ＯＲゲート２０〜３４及び一連の８個のＡＮＤゲ−Ｉ−
４［１〜５４　ｔｎ＝する。ＭＸ　ＯＲゲートは各チャ
ネル毎に右いデータ・ビットと新しいデータ。

ビットとを比較し、各Ａ、ＮＤゲートに出力信号を供給
する。ＡＮＤゲート４０〜５４はエネーブル信号６０〜
７４によってその第２の入力を制御される。それらのエ
ネーブル信号は、１つ以上のチャネルが比較から除外さ
れ得るように、ＯＲゲート７６による信号線７５上の事
象信号の発生を制御する事を可能にする。ＡＮＤゲート
４０〜５４に全くエネーブル信号が加えられなければ、
そのようなＡＮＤゲートからは事象信号を発生させるた
めの出力信号がＯＲゲート７６に加えられない。

また第４図には、カウンタ７を１にプリセットする信号
線１２が示されている。この信号線上の信号はチャネル
０の古いビットと新しいビットとを比較するＸＯＲ回路
２０の出力信号によって発生する。

また第４図に示されているように、ＡＮＤゲート７７は
チャネル７の古いビットと新しいビットが共に１の時に
Ｎ　Ａ　ＮＤゲート７８に信号を供給する。動的記録ゲ
ート・モード信号ＤＲＧは信号線１８からＮＡＮＤゲー
ト７８の第２の入力に供給される。ＮＡＮＤゲート７８
の出力信号は、モード信号ＤＲＧが供給され且つチャネ
ル７の古いピットド新しいビットが共に１の時を除けば
、１である。

信号線１６上の信号は、第５図に説明されている記録ゲ
ート９に供給される。ティジタル・レコーダ１における
記憶動作ヲトリガする事象パルスは、これは下記の３つ
の条件の１つが満足された時にＯＲゲート９０から生じ
る。

（１）　　Ｔ　Ｍ　Ａ　２７３ｆ　Ｄ　ＲＧモードで働
いていないと仮定すると、信号線１６」二の信号は常に
１である。

従って事象信号７５が事象検出器５によって発生され、
目、つ下位カウント・クロック信号ＣＬ（第３図のｇ）
が高レベルであれは、ＡＮＤゲート８６がＯＲゲート９
０を経て事象パルスを発生する。

（２）　　もし上位カウントが０でなくて、最後のサン
プリング期間に変化したならば、下位カウント・キャリ
ー信号がタイム・カウンタ７から記録ゲート９に伝送さ
れ、記録ゲート９の下位カウント・キャリー・ラッチ８
０をセットする。ＡＮＤゲート８２は、上位カウント・
タロツク・パルスＣＨ（第３図のｆ）が加えられる時、
ＡＮＤゲート８４に出力信号を供給する。従ってＡＮＤ
ゲート８４は、タイム・カウンタ７の上位カウント部分
が伝送される事を可能にする信号を発生する。もしＴＭ
Ａ２が動的記録ゲート・モードで機能しておシ且つチャ
ネル７の古いビット及び新しいビットが共に１であれは
、信号線１６の信号がゼロなので、ＡＮＤゲート８４も
ＡＮＤゲート８６も出力信号を発生しない。

（３）事象信号の発生に無関係にタイム・カウンタ７の
オーバーフローはレコーダ１に記録されなければならな
い。ＡＮＤゲート８８はその目的のために設けられ、ク
ロック・パルスＣＨが高レベルでカウンタ７の上位カウ
ント部分からのキャリー信号がＡＮＤゲート８８に加え
られれば、出力信号を発生する。このキャリー・パルス
はレコーダ１にカウンタ７の最大カウントを記録する事
を可能にする人工的な事象パルスを発生する。

上位カウントの記憶と下位カウントの記憶とを区別する
事を可能にするために、データ入力チャネルの１つを用
いてレコーダ′１に上位カランレフラグ・パルスＣＦを
伝送してもよい。フラグ・パルスは上位カウント・パル
スＣＨから適当々遅延回路９２によって作られる。

１’）ＲＧモードにおいて、事象パルスは、信号１６が
１．１１ちチャネル７の古いデータ・ビット及び新しい
データ・ビットの少なくとも１つがゼロであれば、ＡＮ
Ｄゲート８４又は８６によって発生される。

【図面の簡単な説明】

第１図はディジタル・レコーダ及び時ｆ”ａ’ｌ　測定
７タフター（ＴＭＡ）の単線化されたブロック図、第２
図は第１図の時間測定アダプターの詳細なブロック図、 第３図は時間測定アダフリーの動作のタイミング図、 第４図は第２図に示す事象検出器の回路図、第５図は第
２図にボす記録ゲート、の回路図である。

Claims (1)

【特許請求の範囲】
1. 傾数の入力チャネルから印加された２進数テ一タ信号を
   記録するテイジタル・レコーダと、上記入力チャネルの
   一部をデータ信号の記憶に用い、残シの入力チャネルを
   データ信号の２進数直が変化した時間に関する情報の記
   憶に用い、上記変化が生じた時に上記テイジタル・レコ
   ーダにおける記録動作を行なわせる装置とを有するロジ
   ック・アナライザ。