JPS6367661A - キヤツシユメモリのデ−タ保護方式 - Google Patents
キヤツシユメモリのデ−タ保護方式Info
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- JPS6367661A JPS6367661A JP61212496A JP21249686A JPS6367661A JP S6367661 A JPS6367661 A JP S6367661A JP 61212496 A JP61212496 A JP 61212496A JP 21249686 A JP21249686 A JP 21249686A JP S6367661 A JPS6367661 A JP S6367661A
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- 238000000034 method Methods 0.000 claims description 15
- 230000000717 retained effect Effects 0.000 claims description 4
- 230000014759 maintenance of location Effects 0.000 claims description 2
- 238000013500 data storage Methods 0.000 abstract description 15
- 238000011084 recovery Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 241000220317 Rosa Species 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディスク記憶装置等の外部記憶装置を制御す
る制御装置におけるキャッシュメモリのデータ保護方式
に関し、特に、書き込みデータの保全性を高めることが
可能なキャッシュメモリのデータ保護方式に関する。
る制御装置におけるキャッシュメモリのデータ保護方式
に関し、特に、書き込みデータの保全性を高めることが
可能なキャッシュメモリのデータ保護方式に関する。
−ａに電子計算機システムにおいて、中央処理装置（以
下ＣＰＵと略す）内のメインメモリのアクセスタイム（
数Ｉｏｎｓ）と、磁気テープ装置やディスク装ｒ１１（
以下ＤＫＵと略す）等の外部記憶装置のアクセスタイム
（数１０ ｍ ｓ ）とのａ■には、約１０６の差があ
るため、この外部記憶装置におけるアクセスタイムの遅
さが電子計算機システム全体の性能向上を妨げる原因と
なっている。
下ＣＰＵと略す）内のメインメモリのアクセスタイム（
数Ｉｏｎｓ）と、磁気テープ装置やディスク装ｒ１１（
以下ＤＫＵと略す）等の外部記憶装置のアクセスタイム
（数１０ ｍ ｓ ）とのａ■には、約１０６の差があ
るため、この外部記憶装置におけるアクセスタイムの遅
さが電子計算機システム全体の性能向上を妨げる原因と
なっている。
この問題、いわゆる■／○ボトルネックを解消するため
、様々の方法が提案されている。例えば、１′日経エレ
クトロニクス、１９８５年３月１１日号、第１５９頁〜
第１８７頁″に記載されているように、外部記憶装置を
制御する制御装置にキャッシュメモリ（高速バッファメ
モリ）を僅え、このキャッシュメモリにＣＰＵから構成
される装置が高いデータを記憶しておき、ＣＰＵから読
み取り要求があると、外部記憶装置から読み出さず、キ
ャッシュメモリから読み出して高速にアクセスを行う方
法は公知である。
、様々の方法が提案されている。例えば、１′日経エレ
クトロニクス、１９８５年３月１１日号、第１５９頁〜
第１８７頁″に記載されているように、外部記憶装置を
制御する制御装置にキャッシュメモリ（高速バッファメ
モリ）を僅え、このキャッシュメモリにＣＰＵから構成
される装置が高いデータを記憶しておき、ＣＰＵから読
み取り要求があると、外部記憶装置から読み出さず、キ
ャッシュメモリから読み出して高速にアクセスを行う方
法は公知である。
この方法によるデータ記憶システムは、例えば第４図の
ように、ＣＰＵｌ０．ＤＫＵ６０．ディスク制御装置（
以下ＤＫＣと略す）２０．およびキャッシュメモｒノ４
０を備え、キャッシュメモリ４０は半導体メモリ等によ
り構成される。ＤＫＵ６ｏに対し、ＣＰＵｌ０が必要と
するデータの読み取り、および書き取りを行う際、ＤＫ
Ｃ２Ｑは、それらを行うための命令を解読して、命令シ
ーケンスに置き換えてＤＫＵ６０に発行する。また。
ように、ＣＰＵｌ０．ＤＫＵ６０．ディスク制御装置（
以下ＤＫＣと略す）２０．およびキャッシュメモｒノ４
０を備え、キャッシュメモリ４０は半導体メモリ等によ
り構成される。ＤＫＵ６ｏに対し、ＣＰＵｌ０が必要と
するデータの読み取り、および書き取りを行う際、ＤＫ
Ｃ２Ｑは、それらを行うための命令を解読して、命令シ
ーケンスに置き換えてＤＫＵ６０に発行する。また。
ＤＫＣ２０は、ＤＫＵ６０とＣＰＵｌ０との間のデータ
転送を制御し２キヤツシユメモリ４０は、それらの転送
データを記憶する。
転送を制御し２キヤツシユメモリ４０は、それらの転送
データを記憶する。
このように、ＤＫＵＩ３０から転送され、キャッシュメ
モリ４０に記憶されたデータについて、それ以降、ＣＰ
Ｕｌ０からＤＫＵ６０に読み取り要求がある場合、ＤＫ
Ｕ６０から読み取らず、キャッシュメモリ４０から転送
するため、高速なデータアクセスが可能である。また、
書き込み命令を実行する場合、書き込みデータも、一度
キャッシュメモリ４０に書き込まれるため、ＤＫＵ６０
のアクセスタイムが不要となり、高速なデータ書き込み
が可能である。
モリ４０に記憶されたデータについて、それ以降、ＣＰ
Ｕｌ０からＤＫＵ６０に読み取り要求がある場合、ＤＫ
Ｕ６０から読み取らず、キャッシュメモリ４０から転送
するため、高速なデータアクセスが可能である。また、
書き込み命令を実行する場合、書き込みデータも、一度
キャッシュメモリ４０に書き込まれるため、ＤＫＵ６０
のアクセスタイムが不要となり、高速なデータ書き込み
が可能である。
こうして、キャッシュメモリ４０に書き込まれた書き込
みデータを、さらに、ＤＫＵ６０に書き込む方法も種々
提案されている。
みデータを、さらに、ＤＫＵ６０に書き込む方法も種々
提案されている。
例えば、データの保全性を高めるため、ＤＫＣ２０がＣ
ＰＵ１０．およびＤＫＵ６０と共同動作を行っていない
場合、すなわちＤＫＣ２０のアイドル状態時に、ＤＫＣ
２０は、キャッシュメモリ４０に書き込まれ、かつＤＫ
Ｕ６０には書き込まれていないデータを検出して、その
データをＤＫＵ６０に書き込む方法、あるいは、システ
ムの性能向上のため、キャッシュメモリ４０に記憶され
ている全てのデータについて、リースト・リーセントリ
ー・ユーズド（以下ＬＲＵと略す）を採用し、ＣＰＵｌ
０が時系列的に一番古く使用したデータから、順次登録
を抹消し、その抹消データが書き込みデータの場合のみ
、ＤＫＵ６０に書き込む方法等がある。また、これらの
杏き込みデータは、ＣＰＵの読み取り命令によって、キ
ャッシュメモリに記憶され、その後、さらにＣＰＵの書
き込み命令によって書き込みが行なわれ、内容が変化し
たデータをも含んでいる。
ＰＵ１０．およびＤＫＵ６０と共同動作を行っていない
場合、すなわちＤＫＣ２０のアイドル状態時に、ＤＫＣ
２０は、キャッシュメモリ４０に書き込まれ、かつＤＫ
Ｕ６０には書き込まれていないデータを検出して、その
データをＤＫＵ６０に書き込む方法、あるいは、システ
ムの性能向上のため、キャッシュメモリ４０に記憶され
ている全てのデータについて、リースト・リーセントリ
ー・ユーズド（以下ＬＲＵと略す）を採用し、ＣＰＵｌ
０が時系列的に一番古く使用したデータから、順次登録
を抹消し、その抹消データが書き込みデータの場合のみ
、ＤＫＵ６０に書き込む方法等がある。また、これらの
杏き込みデータは、ＣＰＵの読み取り命令によって、キ
ャッシュメモリに記憶され、その後、さらにＣＰＵの書
き込み命令によって書き込みが行なわれ、内容が変化し
たデータをも含んでいる。
なお、以上のような技術により、ＣＰＵからのデータ修
正要求に従ってキャッシュメモリのデータを修正、およ
び削除するシステムについて述べている特許の例として
、特開昭６１−１７０２５号がある。
正要求に従ってキャッシュメモリのデータを修正、およ
び削除するシステムについて述べている特許の例として
、特開昭６１−１７０２５号がある。
上記従来技術では、ＣＰＵが書き込み命令を発行し、Ｄ
ＫＣを介して書き込みデータをキャッシュメモリに書き
込み、さらにＤＫＵにその書き込みデータを曹き込むと
いうステップを必要とするため、その間に障害が発生す
る危険がある。
ＫＣを介して書き込みデータをキャッシュメモリに書き
込み、さらにＤＫＵにその書き込みデータを曹き込むと
いうステップを必要とするため、その間に障害が発生す
る危険がある。
例えば、キャッシュメモリが、ＤＫＵへの書き込みを終
了していない書き込みデータを保持している場合、ＤＫ
Ｃ，あるいはキャッシュメモリに電波異常等の障害が発
生すると、その書き込みデータは喪失し、システム全体
に対して大きな障害となる。従って、キャッシュメモリ
における保持期間が長いＬＲＵ方式を利用したシステム
は少く。
了していない書き込みデータを保持している場合、ＤＫ
Ｃ，あるいはキャッシュメモリに電波異常等の障害が発
生すると、その書き込みデータは喪失し、システム全体
に対して大きな障害となる。従って、キャッシュメモリ
における保持期間が長いＬＲＵ方式を利用したシステム
は少く。
システムの性能向上について問題があった。
本発明の目的は、このような問題点を改善し、データの
保全性を高め、かつデータ記憶システムの性能を向上さ
せることが可能なキャッシュメモリのデータ保護方式を
提供することにある。
保全性を高め、かつデータ記憶システムの性能を向上さ
せることが可能なキャッシュメモリのデータ保護方式を
提供することにある。
上記目的を達成するため、本発明のキャッシュメモリの
データ保護方式は、キャッシュメモリを不揮発性メモリ
から構成するか、あるいは、キャッシュメモリが揮発性
メモリの場合、制御装置の電源と別に供電を行うバッテ
リを設け、吉き込みデータが外部記憶装置に書き込まれ
る以前、キャッシュメモリにのみ書き込まれている場合
、キャッシュメモリは、電源のＯＮ／ＯＦＦに形響され
ず、書き込まれたデータを保持することに特徴がある。
データ保護方式は、キャッシュメモリを不揮発性メモリ
から構成するか、あるいは、キャッシュメモリが揮発性
メモリの場合、制御装置の電源と別に供電を行うバッテ
リを設け、吉き込みデータが外部記憶装置に書き込まれ
る以前、キャッシュメモリにのみ書き込まれている場合
、キャッシュメモリは、電源のＯＮ／ＯＦＦに形響され
ず、書き込まれたデータを保持することに特徴がある。
本発明においては、キャッシュメモリが不揮発性メモリ
によって構成さ九るか、あるいは、キャッシュメモリが
ｔＲＲ性メ子メモリ合、電源と別ｔこバッテリを僅えて
いるため、電源が切断さ九ても記憶している曹き込みデ
ータを喪失せず保持している。従って、ＤＫＣ，あるい
はキャッシュメモリの障害により電源がＯＦＦとなって
も、その障害が復旧し、再び電源がＯＮとなれば、電源
がＯＦＦとなった時点で記憶していた書き込みデータを
用い、再びＤＫＵに書き込みを行うことができる。
によって構成さ九るか、あるいは、キャッシュメモリが
ｔＲＲ性メ子メモリ合、電源と別ｔこバッテリを僅えて
いるため、電源が切断さ九ても記憶している曹き込みデ
ータを喪失せず保持している。従って、ＤＫＣ，あるい
はキャッシュメモリの障害により電源がＯＦＦとなって
も、その障害が復旧し、再び電源がＯＮとなれば、電源
がＯＦＦとなった時点で記憶していた書き込みデータを
用い、再びＤＫＵに書き込みを行うことができる。
以下、本発明の一実施例を図面により説明する。
第１図は、本発明の第１の実施例におけるデータ記憶シ
ステムの構成図、第２図は本発明の第１の実施例のデー
タ記憶システムにおける電源供給の説明図である。
ステムの構成図、第２図は本発明の第１の実施例のデー
タ記憶システムにおける電源供給の説明図である。
本実施例のデータ記憶システムは、ＣＰＵｌ０゜制御装
置ｉｏｏ、および、外部記憶装置としてのＤＫＵ６０か
らなり、制御装置１００は、Ｄ Ｋ Ｃ２０、キャッシ
ュメモリ４０．ｆＷ源１０１．およびバッテリ１０２を
備える。また、キャッシュメモリ４０は、キャッシュメ
モリ制御部４２．およびメモリ部４１を備え、メモリ制
御部４２は電源１０１からのみ給電され、メモリ部４１
は電源１０１、およびバッテリ１０２から給電される。
置ｉｏｏ、および、外部記憶装置としてのＤＫＵ６０か
らなり、制御装置１００は、Ｄ Ｋ Ｃ２０、キャッシ
ュメモリ４０．ｆＷ源１０１．およびバッテリ１０２を
備える。また、キャッシュメモリ４０は、キャッシュメ
モリ制御部４２．およびメモリ部４１を備え、メモリ制
御部４２は電源１０１からのみ給電され、メモリ部４１
は電源１０１、およびバッテリ１０２から給電される。
メモリ制御部４２は、ｐＫｃ２０とメモリ部４１との間
で行なわれるデータ転送をＩＩＪ御する。
で行なわれるデータ転送をＩＩＪ御する。
メモリ部４１は、半導体ランダム・アクセス・メモリ（
半導体ＲＡＭ）から構成されて、ＤＫＵ６０のデータを
記憶し、電源１０１．およびバッテリ１０２から供電を
受ける。その給電については、例えば第２図のように、
電源１ｏ１．およびバッテリ１０２からの出力は、それ
ぞれダイオード１１１．および１１２を介して結合され
、メモリ部４１１；給電される。この電圧の設定は、電
源１０１が５．８ＶＣ”あり、バラ−Ｆ−ＩＪ１０２が
５．１Ｖであるため１通常、電源１０１のみが、ダイオ
ード１１１を介し、約５ｖの供電を行い、パンテリ１０
２は供電しない。しかし、電源１０１がＯＦＦ状態にな
ると、バッテリ１０２は、ダイオード１１２を介し、約
４．３ｖの供電を行う。このため、電′ｒＸ１０１がＯ
ＦＦ状態の場合もメモリ部４１は記憶しているデータを
保持できる。
半導体ＲＡＭ）から構成されて、ＤＫＵ６０のデータを
記憶し、電源１０１．およびバッテリ１０２から供電を
受ける。その給電については、例えば第２図のように、
電源１ｏ１．およびバッテリ１０２からの出力は、それ
ぞれダイオード１１１．および１１２を介して結合され
、メモリ部４１１；給電される。この電圧の設定は、電
源１０１が５．８ＶＣ”あり、バラ−Ｆ−ＩＪ１０２が
５．１Ｖであるため１通常、電源１０１のみが、ダイオ
ード１１１を介し、約５ｖの供電を行い、パンテリ１０
２は供電しない。しかし、電源１０１がＯＦＦ状態にな
ると、バッテリ１０２は、ダイオード１１２を介し、約
４．３ｖの供電を行う。このため、電′ｒＸ１０１がＯ
ＦＦ状態の場合もメモリ部４１は記憶しているデータを
保持できる。
ＣＰＵｌ０からＤＫｔＪ６０へ送られる書き込みデータ
は、制御装置１００において、ＤＫＣ２０を介し、一時
キャッシュメモリ４０のメモリ部４１に記憶され、その
後キャッシュメモリ制御部４２の制御により、ＤＫＣ２
０を介してＤＫＵ６０に書き込まれる。この制御装置１
００に障害が発生すると、その復旧のため、電源１０１
を一時ＯＦＦする必要がある。しかし、メモリ４１には
バッテリ１０２からの供電があるため、書き込みデータ
がメモリ部４１のみに記憶され、まだＤＫＵ６０に書き
込まれていない状態で電源１０１が○ｌ’Ｆされても、
その書き込みデータを喪失することなく保持することが
可能である。
は、制御装置１００において、ＤＫＣ２０を介し、一時
キャッシュメモリ４０のメモリ部４１に記憶され、その
後キャッシュメモリ制御部４２の制御により、ＤＫＣ２
０を介してＤＫＵ６０に書き込まれる。この制御装置１
００に障害が発生すると、その復旧のため、電源１０１
を一時ＯＦＦする必要がある。しかし、メモリ４１には
バッテリ１０２からの供電があるため、書き込みデータ
がメモリ部４１のみに記憶され、まだＤＫＵ６０に書き
込まれていない状態で電源１０１が○ｌ’Ｆされても、
その書き込みデータを喪失することなく保持することが
可能である。
第３図は、本発明の第２の実施例におけるデータ記憶シ
ステムの構成図である。
ステムの構成図である。
本実施例のデータ記憶システムは、ＣＰＵｌ０゜制御装
置１００．およびＤＫＵ６０を備え、制御装置１００は
、キャッシュメモリ４０．および電源１０１を偏える。
置１００．およびＤＫＵ６０を備え、制御装置１００は
、キャッシュメモリ４０．および電源１０１を偏える。
また、キャッシュメモリ４゜は、メモリ部４１．および
メモリＭ御部４２を億える。
メモリＭ御部４２を億える。
メモリ部４１は、磁気ディスク、コア等の不揮発性メモ
リから構成され、電源１０１がＯＦＦ状態となっても記
憶したデータを保持することができる。
リから構成され、電源１０１がＯＦＦ状態となっても記
憶したデータを保持することができる。
第１の実施例と同様に、ＣＰＵｌ０からＤＫＵ６０への
書き込みデータは、制御装置１００において、ＤＫＣ２
０を介し、一時キャッシュメモ１Ｊ４０に記憶さ九、そ
の後ＤＫＵ６０へ啓き込まＩする。
書き込みデータは、制御装置１００において、ＤＫＣ２
０を介し、一時キャッシュメモ１Ｊ４０に記憶さ九、そ
の後ＤＫＵ６０へ啓き込まＩする。
キャッシュメモリ４０において、その古さ込みデータは
、不揮発性メモリから構成されているメモリ部４１に記
憶されているため、まだＤＫＵ６０に書き込まれていな
い状態で電源］、 Ｑ １がＯＦＦされた場合も、その
書き込みデータを喪失することはない。
、不揮発性メモリから構成されているメモリ部４１に記
憶されているため、まだＤＫＵ６０に書き込まれていな
い状態で電源］、 Ｑ １がＯＦＦされた場合も、その
書き込みデータを喪失することはない。
本発明によれば、キャッシュメモリに供電する電源がＯ
ＦＦ状態でも、キャッシュメモリが記憶し、まだＤＫＵ
に書き込んでいない書き込みデータを喪失することなく
保持することができるため、データ記憶システムの信頼
性を向上することが可能である。また、書き込みデータ
を長時間保持することができるため、ＬＲＵ等の制御方
式を採用してデータ記憶システムの性能を向上すること
もできる。
ＦＦ状態でも、キャッシュメモリが記憶し、まだＤＫＵ
に書き込んでいない書き込みデータを喪失することなく
保持することができるため、データ記憶システムの信頼
性を向上することが可能である。また、書き込みデータ
を長時間保持することができるため、ＬＲＵ等の制御方
式を採用してデータ記憶システムの性能を向上すること
もできる。
第１図は本発明の第１の実施例におけるデータ記憶シス
テムの構成図、第２図は本発明の第１の実施例のデータ
記憶システムにおける電源供給の説明図、第３図は本発
明の第２の実施例におけるデータ記憶システムの構成図
、第４図は従来のデータ記憶システムの構成図である。 １０：中央処理装置（ＣＰＵ）、 ２０ ：ディスク制
９１装＝（ＤＫＣ）、４０ ：キャッシュメモリ、４１
：キャッシュメモリ制御部、４２：メモリ部、６０：デ
ィスク装置（ＤＫＵ）、１００ ：制御袋コ、１０１：
電源、１０１バッテリ、１１１，１１１ダイオード。 第 １ 図 第 つ 図 第 ３ 図 第 ４ 図
テムの構成図、第２図は本発明の第１の実施例のデータ
記憶システムにおける電源供給の説明図、第３図は本発
明の第２の実施例におけるデータ記憶システムの構成図
、第４図は従来のデータ記憶システムの構成図である。 １０：中央処理装置（ＣＰＵ）、 ２０ ：ディスク制
９１装＝（ＤＫＣ）、４０ ：キャッシュメモリ、４１
：キャッシュメモリ制御部、４２：メモリ部、６０：デ
ィスク装置（ＤＫＵ）、１００ ：制御袋コ、１０１：
電源、１０１バッテリ、１１１，１１１ダイオード。 第 １ 図 第 つ 図 第 ３ 図 第 ４ 図
Claims (1)
- １、中央処理装置と外部記憶装置との間のデータ書き込
み、およびデータ読み取りを制御する制御装置に供給さ
れる電源を用いて、該中央処理装置から該外部記憶装置
に対する書き込みデータを一時記憶するキャッシュメモ
リにおいて、上記電源のＯＮ／ＯＦＦに拘らず上記書き
込みデータを保持する手段を備え、該書き込みデータが
該外部記憶装置に書き込まれる以前、該キャッシュメモ
リにのみ記憶されている場合、該キャッシュメモリは、
該保持手段により、電源のＯＮ／ＯＦＦに拘らず、該書
き込みデータを保持することを特徴とするキャッシュメ
モリのデータ保護方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61212496A JPS6367661A (ja) | 1986-09-09 | 1986-09-09 | キヤツシユメモリのデ−タ保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61212496A JPS6367661A (ja) | 1986-09-09 | 1986-09-09 | キヤツシユメモリのデ−タ保護方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6367661A true JPS6367661A (ja) | 1988-03-26 |
Family
ID=16623622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61212496A Pending JPS6367661A (ja) | 1986-09-09 | 1986-09-09 | キヤツシユメモリのデ−タ保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6367661A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007156933A (ja) * | 2005-12-07 | 2007-06-21 | Nippon Telegr & Teleph Corp <Ntt> | ストレージアクセス中継装置並びにそのプログラム |
| JP2007525753A (ja) * | 2004-02-04 | 2007-09-06 | サンディスク コーポレイション | デュアルメディアストレージデバイス |
| JP2011146105A (ja) * | 2010-01-15 | 2011-07-28 | Internatl Business Mach Corp <Ibm> | データの書込みを制御する装置及び方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59135563A (ja) * | 1983-01-24 | 1984-08-03 | Hitachi Ltd | デイスク・キヤツシユ装置を有する計算機システム |
| JPS6095650A (ja) * | 1983-10-28 | 1985-05-29 | Nec Corp | 磁気デイスク装置 |
-
1986
- 1986-09-09 JP JP61212496A patent/JPS6367661A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59135563A (ja) * | 1983-01-24 | 1984-08-03 | Hitachi Ltd | デイスク・キヤツシユ装置を有する計算機システム |
| JPS6095650A (ja) * | 1983-10-28 | 1985-05-29 | Nec Corp | 磁気デイスク装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8599511B2 (en) | 2010-01-15 | 2013-12-03 | International Business Machines Corporation | Apparatus for controlling writing data and method for the same |
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