JPS636656A - アレイプロセツサ - Google Patents
アレイプロセツサInfo
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- JPS636656A JPS636656A JP61149438A JP14943886A JPS636656A JP S636656 A JPS636656 A JP S636656A JP 61149438 A JP61149438 A JP 61149438A JP 14943886 A JP14943886 A JP 14943886A JP S636656 A JPS636656 A JP S636656A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル信号処理を目的としたアレイプロ
セッサに関する。
セッサに関する。
動画信号を実時間処理する場合のように、大量のデータ
に対して高速な演算処理を施すための方法として、同型
のプロセッサを多数配置することによって、実時間処理
に必要な演算能力を得ることが考えられる。
に対して高速な演算処理を施すための方法として、同型
のプロセッサを多数配置することによって、実時間処理
に必要な演算能力を得ることが考えられる。
このようなプロセッサの例として、動画信号に対する実
時間処理を目的としたマルチプロセッサのアーキテクチ
ャが、昭和５９年度電子通信学会通信部門全国大会予稿
集第２巻５頁に掲載されている。これによれば、入カバ
ス、出力バスに複数個の単位プロセッサを並列接続し、
各単位プロセッサは入力動画信号の同期信号を基準にし
て互いに独立に動作する。従って単位プロセッサ数を増
大させることにより、容易に実時間処理に必要な処理能
力を得ることができる。
時間処理を目的としたマルチプロセッサのアーキテクチ
ャが、昭和５９年度電子通信学会通信部門全国大会予稿
集第２巻５頁に掲載されている。これによれば、入カバ
ス、出力バスに複数個の単位プロセッサを並列接続し、
各単位プロセッサは入力動画信号の同期信号を基準にし
て互いに独立に動作する。従って単位プロセッサ数を増
大させることにより、容易に実時間処理に必要な処理能
力を得ることができる。
各単位プロセ・ノサが、入出力バスに対して並列に接続
されただけの上記マルチプロセッサ構成は、画像処理で
多くみられるように処理全体が前処理と本処理に分かれ
るときには、処理効率が劣化する場合がある。前述した
文献の記載内容によれば、各単位プロセッサは、他の単
位プロセ・ノサと重複した広い領域のデータを取り込む
ことによって、他の単位プロセッサとは独立して処理を
行っている。ところが、重複して取り込んだ入力データ
に対して、各単位プロセッサ毎に前処理を行うため、前
処理が重複して実行されてしまうという問題が生ずる。
されただけの上記マルチプロセッサ構成は、画像処理で
多くみられるように処理全体が前処理と本処理に分かれ
るときには、処理効率が劣化する場合がある。前述した
文献の記載内容によれば、各単位プロセッサは、他の単
位プロセ・ノサと重複した広い領域のデータを取り込む
ことによって、他の単位プロセッサとは独立して処理を
行っている。ところが、重複して取り込んだ入力データ
に対して、各単位プロセッサ毎に前処理を行うため、前
処理が重複して実行されてしまうという問題が生ずる。
このような場合には、公知のように、前処理を実行する
プロセッサと本処理を実行するプロセッサを別々にし、
前処理を第１段、本処理を第２段とする２段のパイプラ
イン構成を採用する方法が考えられる。ところが、前処
理に割り当てる単位プロセッサ数と本処理に割り当てる
単位プロセッサ数を固定化すると、応用によって前処理
や本処理における処理の複雑さが異なると対応できず汎
用性が失われる。
プロセッサと本処理を実行するプロセッサを別々にし、
前処理を第１段、本処理を第２段とする２段のパイプラ
イン構成を採用する方法が考えられる。ところが、前処
理に割り当てる単位プロセッサ数と本処理に割り当てる
単位プロセッサ数を固定化すると、応用によって前処理
や本処理における処理の複雑さが異なると対応できず汎
用性が失われる。
従って本発明の目的は、並列処理構成、パイプライン処
理構成が選択でき、更に、パイプライン処理の各段に割
り当てる単位プロセッサ数が変更可能なアレイプロセッ
サを提供することにある。
理構成が選択でき、更に、パイプライン処理の各段に割
り当てる単位プロセッサ数が変更可能なアレイプロセッ
サを提供することにある。
本発明は、個別入力バスと個別出力バスに１台以上の単
位プロセッサを並列に接続したプロセッサ群をＮ組配置
して構成するアレイプロセッサにおいて、 第１のプロセッサ群の個別入力バスを、入力データを供
給する入力システムバスに接続し、第Ｎのプロセッサ群
の個別出力バスを、出力システムバスに接続し、 後段のプロセッサ群を前段のプロセッサ群に直列または
並列に接続する（Ｎ−１）個のバス切替え手段を備える
ことを特徴としている。
位プロセッサを並列に接続したプロセッサ群をＮ組配置
して構成するアレイプロセッサにおいて、 第１のプロセッサ群の個別入力バスを、入力データを供
給する入力システムバスに接続し、第Ｎのプロセッサ群
の個別出力バスを、出力システムバスに接続し、 後段のプロセッサ群を前段のプロセッサ群に直列または
並列に接続する（Ｎ−１）個のバス切替え手段を備える
ことを特徴としている。
また本発明によれば、前記各バス切替え手段は、前段の
プロセッサ群の個別入力バスまたは個別出力バスを後段
のプロセッサ群の個別入力バスに接続する第１のスイッ
チ部と、前段のプロセッサ群の個別出力バスを後段のプ
ロセッサ群の個別出力バスに接続または切断する第２の
スイッチ部とを有し、 前記第１のスイッチ部が後段のプロセッサ群の個別入力
バスを前段の個別入力バスに接続しているときは、前記
第２のスイッチ部は後段のプロセッサ群の個別出力バス
を前段の個別出力バスに接続し、 前記第１のスイッチ部が後段のプロセッサ群の個別入力
バスを前段のプロセッサ群の個別出力バスに接続してい
るときは、前記第２のスイッチ部は後段のプロセッサ群
の個別出力バスを前段のプロセッサ群の個別出力バスか
ら切断するようにしている。
プロセッサ群の個別入力バスまたは個別出力バスを後段
のプロセッサ群の個別入力バスに接続する第１のスイッ
チ部と、前段のプロセッサ群の個別出力バスを後段のプ
ロセッサ群の個別出力バスに接続または切断する第２の
スイッチ部とを有し、 前記第１のスイッチ部が後段のプロセッサ群の個別入力
バスを前段の個別入力バスに接続しているときは、前記
第２のスイッチ部は後段のプロセッサ群の個別出力バス
を前段の個別出力バスに接続し、 前記第１のスイッチ部が後段のプロセッサ群の個別入力
バスを前段のプロセッサ群の個別出力バスに接続してい
るときは、前記第２のスイッチ部は後段のプロセッサ群
の個別出力バスを前段のプロセッサ群の個別出力バスか
ら切断するようにしている。
本発明では、１台以上、例えばＭ台の単位プロセッサを
、個別入力バスと個別出力バスに各々並列接続して得ら
れるプロセッサ群を、アレイプロセッサの構成単位とし
て扱う。このようなプロセッサ群をＮ組配置構成し、バ
ス切替え手段によりプロセッサ群間の接続関係を可変に
している。
、個別入力バスと個別出力バスに各々並列接続して得ら
れるプロセッサ群を、アレイプロセッサの構成単位とし
て扱う。このようなプロセッサ群をＮ組配置構成し、バ
ス切替え手段によりプロセッサ群間の接続関係を可変に
している。
バス切替え手段は、後段のプロセッサ群と前段のプロセ
ッサ群との二通りの接続形態を実現させるものである。
ッサ群との二通りの接続形態を実現させるものである。
第１の接続形態は、後段のプロセッサ群の個別入力バス
と個別出力バスを前段のプロセッサ群の個別入力バスと
個別出力バスに各々接続する形態である。第２の接続形
態は、後段の個別入力バスを前段の個別出力バスに接続
し、後段のプロセッサ群の個別出力バスは、前段のプロ
セッサ群の個別出力バスと接続しないというものである
。
と個別出力バスを前段のプロセッサ群の個別入力バスと
個別出力バスに各々接続する形態である。第２の接続形
態は、後段の個別入力バスを前段の個別出力バスに接続
し、後段のプロセッサ群の個別出力バスは、前段のプロ
セッサ群の個別出力バスと接続しないというものである
。
従って、第１の接続形態では、後段のプロセッサ群内の
単位プロセッサは、前段のプロセッサ群内の単位プロセ
ッサと同じ個別入力バス９個別出力バスに並列接続され
る。従って、パイプライン処理においては、後段のプロ
セッサ群内のＭ台の単位プロセッサは、前段のプロセッ
サ群と同−段の処理を分割担当する。
単位プロセッサは、前段のプロセッサ群内の単位プロセ
ッサと同じ個別入力バス９個別出力バスに並列接続され
る。従って、パイプライン処理においては、後段のプロ
セッサ群内のＭ台の単位プロセッサは、前段のプロセッ
サ群と同−段の処理を分割担当する。
一方、第２の接続形態では、後段のプロセッサの群内の
単位プロセッサは、前段のプロセッサ群の出力を入力デ
ータとして扱える。従って、パイプライン処理では、後
段のプロセッサ群内の単位プロセッサは、前段のプロセ
ッサ群の次段の処理を担当する。
単位プロセッサは、前段のプロセッサ群の出力を入力デ
ータとして扱える。従って、パイプライン処理では、後
段のプロセッサ群内の単位プロセッサは、前段のプロセ
ッサ群の次段の処理を担当する。
以上のように、各プロセッサ群毎に前段のプロセッサ群
とのバス切替えを独立して設定できるので、プロセッサ
群の総数がＮのとき、２Ｎ−１通りの接続形態を実現で
きる。例えば、全単位プロセッサＭ ’ Ｎ台を全て並
列接続する、即ち、入力システムバスをすべてのプロセ
ッサ群の個別入力ハスに接続し、すべてのプロセッサ群
の個別出力ハスを出力システムバスに接続したと仮定す
ると、前述した実時間動画処理用マルチプロセッサと同
じ並列接続構成になる。あるいは、全プロセッサ群を直
列接続する、即ち、初段のプロセッサ群の個別入力バス
を入力システムバスに接続し、以降それぞれのプロセッ
サ群の個別入力バスを前段のプロセッサ群の個別出力バ
スに接続し、最終段のプロセッサ群の個別出力バスを出
力システムハスに接続するとプロセフす群を単位とした
直列接続が実現される。このとき、各段をＭ台の単位プ
ロセッサが担当処理するＮ段のパイプライン処理が可能
となる。以上のような接続形態以外にも、パイプライン
処理の段数変更と、各段を担当処理する単位プロセッサ
数をＭの整数倍に設定できるよう、直列接続、並列接続
の混在した接続形態をすべて実現できる。
とのバス切替えを独立して設定できるので、プロセッサ
群の総数がＮのとき、２Ｎ−１通りの接続形態を実現で
きる。例えば、全単位プロセッサＭ ’ Ｎ台を全て並
列接続する、即ち、入力システムバスをすべてのプロセ
ッサ群の個別入力ハスに接続し、すべてのプロセッサ群
の個別出力ハスを出力システムバスに接続したと仮定す
ると、前述した実時間動画処理用マルチプロセッサと同
じ並列接続構成になる。あるいは、全プロセッサ群を直
列接続する、即ち、初段のプロセッサ群の個別入力バス
を入力システムバスに接続し、以降それぞれのプロセッ
サ群の個別入力バスを前段のプロセッサ群の個別出力バ
スに接続し、最終段のプロセッサ群の個別出力バスを出
力システムハスに接続するとプロセフす群を単位とした
直列接続が実現される。このとき、各段をＭ台の単位プ
ロセッサが担当処理するＮ段のパイプライン処理が可能
となる。以上のような接続形態以外にも、パイプライン
処理の段数変更と、各段を担当処理する単位プロセッサ
数をＭの整数倍に設定できるよう、直列接続、並列接続
の混在した接続形態をすべて実現できる。
（実施例〕
第１図は、本発明によるアレイプロセッサの一実施例で
ある。この実施例は、プロセッサ群の数Ｎが４、各プロ
セッサ群を構成する単位プロセッサ数Ｍが４の場合の例
を示す。
ある。この実施例は、プロセッサ群の数Ｎが４、各プロ
セッサ群を構成する単位プロセッサ数Ｍが４の場合の例
を示す。
プロセッサ群３は単位プロセッサ（ＰＥ）１０゜１１．
１２．１３より構成され、これら各単位プロセッサは個
別入力バス３１および個別出力バス３２に接続され、個
別入力バス３１は入力システムバス１に接続されている
。プロセッサ群４は単位プロセッサ１４゜１５、１６．
１７より構成され、これら各単位プロセッサは個別入力
バス４１および個別出力バス４２に接続されている。プ
ロセッサ群５は単位プロセッサ１８゜１９．２０．２１
により構成され、これら各単位プロセッサは個別人力バ
ス５１および個別出力バス５２に接続されている。プロ
セッサ群６は単位プロセッサ２２゜２３．２４．２５よ
り構成され、これら各単位プロセッサは個別入力ハス６
１および個別出力バス６２に接続され、個別出力バス６
２は出力システムバス２に接続されている。
１２．１３より構成され、これら各単位プロセッサは個
別入力バス３１および個別出力バス３２に接続され、個
別入力バス３１は入力システムバス１に接続されている
。プロセッサ群４は単位プロセッサ１４゜１５、１６．
１７より構成され、これら各単位プロセッサは個別入力
バス４１および個別出力バス４２に接続されている。プ
ロセッサ群５は単位プロセッサ１８゜１９．２０．２１
により構成され、これら各単位プロセッサは個別人力バ
ス５１および個別出力バス５２に接続されている。プロ
セッサ群６は単位プロセッサ２２゜２３．２４．２５よ
り構成され、これら各単位プロセッサは個別入力ハス６
１および個別出力バス６２に接続され、個別出力バス６
２は出力システムバス２に接続されている。
プロセッサ群３と４との間にはバス切替えスイッチ７が
、プロセッサ群４と５との間にはバス切替えスイッチ８
が、プロセッサ群５と６との間にはバス切替えスイッチ
９がそれぞれ設けられている。これら各バス切替えスイ
ッチは、前段のプロセッサ群と後段のプロセッサ群との
二通りの接続形態を実現するために、それぞれ２個のス
イッチ部から構成されている。切替えスイッチ７．８゜
９の構造は同一であるので、切替えスイッチ７を代表し
て説明する。
、プロセッサ群４と５との間にはバス切替えスイッチ８
が、プロセッサ群５と６との間にはバス切替えスイッチ
９がそれぞれ設けられている。これら各バス切替えスイ
ッチは、前段のプロセッサ群と後段のプロセッサ群との
二通りの接続形態を実現するために、それぞれ２個のス
イッチ部から構成されている。切替えスイッチ７．８゜
９の構造は同一であるので、切替えスイッチ７を代表し
て説明する。
切替えスイッチ７は、スイッチ部７１および７２を有し
ており、スイッチ部７１は端子ａまたはｂを端子Ｃに切
替え接続し、スイッチ部７２は端子すと端子ｄとの接続
または切断を行う。端子ａは前段のプロセッサ群３０個
別入力ハス３１に接続され、端子すはプロセフす群３の
個別出力バス３２に接続され、端子Ｃは後段のプロセッ
サ群４の個別入力バス４１に接続され、端子ｄはプロセ
ッサ群４の個別出力バス４２に接続されている。従って
、スイッチ部７１はプロセッサ群３の個別入力バス３１
または個別出力バス３２とプロセッサ群４の個別入力バ
ス４１との接続切替えを、スイッチ部７２はプロセッサ
群３の個別出力バス３２とプロセッサ群４の個別出力バ
ス４２との接続または切断を行うことができる。
ており、スイッチ部７１は端子ａまたはｂを端子Ｃに切
替え接続し、スイッチ部７２は端子すと端子ｄとの接続
または切断を行う。端子ａは前段のプロセッサ群３０個
別入力ハス３１に接続され、端子すはプロセフす群３の
個別出力バス３２に接続され、端子Ｃは後段のプロセッ
サ群４の個別入力バス４１に接続され、端子ｄはプロセ
ッサ群４の個別出力バス４２に接続されている。従って
、スイッチ部７１はプロセッサ群３の個別入力バス３１
または個別出力バス３２とプロセッサ群４の個別入力バ
ス４１との接続切替えを、スイッチ部７２はプロセッサ
群３の個別出力バス３２とプロセッサ群４の個別出力バ
ス４２との接続または切断を行うことができる。
以上のような構成のバス切替えスイッチ７．８゜９は、
ホスト計算機２６によりその切替えが制御される。
ホスト計算機２６によりその切替えが制御される。
次に、単位プロセッサの構成を説明する。各単位プロセ
ッサは全て同じ構成をしており、ホスト計算機２６から
の制御により同期動作を行う。代表的に、プロセッサ群
３の単位プロセッサ１０の構成例を第２図に示す。単位
プロセッサ１０は、取り込み部９１．処理部９２．出力
部９３．制御部９４とを備えている。
ッサは全て同じ構成をしており、ホスト計算機２６から
の制御により同期動作を行う。代表的に、プロセッサ群
３の単位プロセッサ１０の構成例を第２図に示す。単位
プロセッサ１０は、取り込み部９１．処理部９２．出力
部９３．制御部９４とを備えている。
制御部９４は、ホスト計算機２６が発生するコマンドを
解読し、取り込み部９１．処理部９２．出力部９３の動
作を制御する。処理部９２は、マイクロコンピュータと
プログラムを格納するプログラムメモリとを内蔵してい
る。プログラムメモリには処理に先立ち、ホスト計算機
２６から制御部９４を介してプログラムが転送される。
解読し、取り込み部９１．処理部９２．出力部９３の動
作を制御する。処理部９２は、マイクロコンピュータと
プログラムを格納するプログラムメモリとを内蔵してい
る。プログラムメモリには処理に先立ち、ホスト計算機
２６から制御部９４を介してプログラムが転送される。
取り込み部９１は、データメモリを内蔵しており、制御
部９４の指示により、個別入力バス３１上のデータをデ
ータメモリ内に書き込む。処理部９２内のマイクロコン
ピュータは、制御部９４からの指示により、取り込み部
９１内に必要なデータがそろい次第、取り込み部９１内
に取り込まれたデータを読み出し、フィルタリング等の
演算処理を施す。処理結果は、出力部９３内にあるデー
タメモリに格納される。出力部９３は、出力部９３内の
データメモリに格納された処理結果を、制御部９４の指
示により個別出力バス３２上に読み出す。
部９４の指示により、個別入力バス３１上のデータをデ
ータメモリ内に書き込む。処理部９２内のマイクロコン
ピュータは、制御部９４からの指示により、取り込み部
９１内に必要なデータがそろい次第、取り込み部９１内
に取り込まれたデータを読み出し、フィルタリング等の
演算処理を施す。処理結果は、出力部９３内にあるデー
タメモリに格納される。出力部９３は、出力部９３内の
データメモリに格納された処理結果を、制御部９４の指
示により個別出力バス３２上に読み出す。
以上のような構成のアレイプロセッサの動作を、特にバ
ス切替えスイッチの動作を中心にして説明する。
ス切替えスイッチの動作を中心にして説明する。
バス切替えスイッチ７は、ホスト計算機２６の指示によ
りプロセッサ３とプロセッサ群４との間に、２種類の接
続形態を実現する。
りプロセッサ３とプロセッサ群４との間に、２種類の接
続形態を実現する。
第１の接続形態は、プロセッサ群３の個別入力バス３１
とプロセッサ群４の個別入力バス４１を接続し、更に、
プロセッサ群３の個別出力バス３２とプロセッサ群４の
個別出力バス４２を接続する形態である。この第１の接
続形態を実現するには、スイッチ部７１は端子ａと端子
Ｃとを接続し、スイッチ部７２は端子すと端子ｄとを接
続する。これにより、プロセッサ群３とプロセッサ群４
とは並列に接続され、従って、プロセッサ群３内の単位
プロセッサ１０．１１．１２．１３とプロセッサ群４内
の単位プロセッサ１４，１５，１６．１７とが並列に接
続される。
とプロセッサ群４の個別入力バス４１を接続し、更に、
プロセッサ群３の個別出力バス３２とプロセッサ群４の
個別出力バス４２を接続する形態である。この第１の接
続形態を実現するには、スイッチ部７１は端子ａと端子
Ｃとを接続し、スイッチ部７２は端子すと端子ｄとを接
続する。これにより、プロセッサ群３とプロセッサ群４
とは並列に接続され、従って、プロセッサ群３内の単位
プロセッサ１０．１１．１２．１３とプロセッサ群４内
の単位プロセッサ１４，１５，１６．１７とが並列に接
続される。
第２の接続形態は、プロセッサ群３の個別出力バス３２
とプロセッサ群４の個別入力バス４１とを接続し、プロ
セッサ群４の個別出力バス４２は、プロセッサ群３の個
別出力バス３２とは切り離す接続形態である。この第２
の接続形態を実現するには、スイッチ部７１は端子すと
端子Ｃとを接続し、スイッチ部７２は端子すと端子ｄと
を切り離す。これにより、プロセッサ群３とプロセッサ
群４とは直列に接続され、従って、プロセッサ群３内の
単位プロセッサ１０，１１，１２．１３とプロセッサ群
４内の単位プロセッサ１４．１５．１６．１７は、個別
出力バス３２と個別入力バス４１を介して直列に接続さ
れる。
とプロセッサ群４の個別入力バス４１とを接続し、プロ
セッサ群４の個別出力バス４２は、プロセッサ群３の個
別出力バス３２とは切り離す接続形態である。この第２
の接続形態を実現するには、スイッチ部７１は端子すと
端子Ｃとを接続し、スイッチ部７２は端子すと端子ｄと
を切り離す。これにより、プロセッサ群３とプロセッサ
群４とは直列に接続され、従って、プロセッサ群３内の
単位プロセッサ１０，１１，１２．１３とプロセッサ群
４内の単位プロセッサ１４．１５．１６．１７は、個別
出力バス３２と個別入力バス４１を介して直列に接続さ
れる。
バス切替えスイッチ８およびバス切替えスイッチ９の動
作も、上述したバス切替えスイッチ７と同様にホスト計
算機２６の指示により隣接する２つのプロセッサ群間に
おいて２種類の接続形態を実現する。即ち、バス切替え
スイッチ８は、第１の接続形態として、プロセッサ群４
とプロセッサ群５の個別入力バスおよび個別出力バスを
各々接続し、第２の接続形態として、プロセッサ群４の
個別出力バス４２にプロセッサ群５の個別入力バス５１
の接続を実現する。−方、バス切替えスイッチ９は、第
１の接続形態として、プロセッサ群５とプロセッサ群６
の個別入力バスおよび個別出力バスを各々接続し、第２
の接続形態として、プロセッサ群５の個別出力バス５２
に、ブロモ・７す群６の個別入力バス６１の接続を行う
。
作も、上述したバス切替えスイッチ７と同様にホスト計
算機２６の指示により隣接する２つのプロセッサ群間に
おいて２種類の接続形態を実現する。即ち、バス切替え
スイッチ８は、第１の接続形態として、プロセッサ群４
とプロセッサ群５の個別入力バスおよび個別出力バスを
各々接続し、第２の接続形態として、プロセッサ群４の
個別出力バス４２にプロセッサ群５の個別入力バス５１
の接続を実現する。−方、バス切替えスイッチ９は、第
１の接続形態として、プロセッサ群５とプロセッサ群６
の個別入力バスおよび個別出力バスを各々接続し、第２
の接続形態として、プロセッサ群５の個別出力バス５２
に、ブロモ・７す群６の個別入力バス６１の接続を行う
。
第１図は、バス切替えスイッチ７とバス切替えスイッチ
９が第１の接続形態を実現し、バス切替えスイ・ノチ８
が第２の接続形態を実現した伏態を表している。このと
き、バス切替えスイッチ７によって、プロセッサ群３の
個別入力バス３１とプロセッサ群４の個別入力バス４１
が、また、プロセッサ群３の個別出力バス３２とプロセ
ッサ群４のｌ１ｆｆｌ 別出力バス４２が各々接続され
ている。従って、プロセッサ群３内の単位プロセッサ１
０．１１．１２．１３とプロセッサ群４内の単位プロセ
ッサ１４．１５．１６．１７が並列接続される。同様に
、バス切替えスイッチ９によって、プロセッサ群５の個
別入力バス５１とプロセッサ群６の個別入力バス６１が
、また、プロセッサ群５の個別出力バス５２とプロセッ
サ群６の個別出力バス６２が各々接続されている。従っ
て、プロセッサ群５内の単位プロセッサ１Ｂ、１９，２
０．２１とプロセッサ群６内の単位プロセッサ２２．２
３．２４ 、２５が並列接続される。更に、バス切替え
スイッチ８によって、プロセッサ群４の個別出力バス４
２とプロセッサ群５の個別入力バス５１が接続され、プ
ロセッサ群５の個別出力バス５２とプロセッサ群４の個
別出力バス４２は、切り離されている。従って、プロセ
ッサ群３．４とプロセッサ群５．６は、個別出力バス３
２．４２と個別入力ハス５１．６１を介して直列に接続
される。
９が第１の接続形態を実現し、バス切替えスイ・ノチ８
が第２の接続形態を実現した伏態を表している。このと
き、バス切替えスイッチ７によって、プロセッサ群３の
個別入力バス３１とプロセッサ群４の個別入力バス４１
が、また、プロセッサ群３の個別出力バス３２とプロセ
ッサ群４のｌ１ｆｆｌ 別出力バス４２が各々接続され
ている。従って、プロセッサ群３内の単位プロセッサ１
０．１１．１２．１３とプロセッサ群４内の単位プロセ
ッサ１４．１５．１６．１７が並列接続される。同様に
、バス切替えスイッチ９によって、プロセッサ群５の個
別入力バス５１とプロセッサ群６の個別入力バス６１が
、また、プロセッサ群５の個別出力バス５２とプロセッ
サ群６の個別出力バス６２が各々接続されている。従っ
て、プロセッサ群５内の単位プロセッサ１Ｂ、１９，２
０．２１とプロセッサ群６内の単位プロセッサ２２．２
３．２４ 、２５が並列接続される。更に、バス切替え
スイッチ８によって、プロセッサ群４の個別出力バス４
２とプロセッサ群５の個別入力バス５１が接続され、プ
ロセッサ群５の個別出力バス５２とプロセッサ群４の個
別出力バス４２は、切り離されている。従って、プロセ
ッサ群３．４とプロセッサ群５．６は、個別出力バス３
２．４２と個別入力ハス５１．６１を介して直列に接続
される。
従って、第１図では、入力システムバス１に供給される
入力データは、個別入力ハス３１に供給されると同時に
、バス切替えスイッチ７を介して個別入力バス４１にも
供給され、単位ブロモ・ノサ１０〜１７により並列処理
が施される。単位プロセッサ１０〜１３と単位プロセッ
サ１４〜１７との処理結果は、各々個別出力バス３２と
個別出力バス４２に出力される。
入力データは、個別入力ハス３１に供給されると同時に
、バス切替えスイッチ７を介して個別入力バス４１にも
供給され、単位ブロモ・ノサ１０〜１７により並列処理
が施される。単位プロセッサ１０〜１３と単位プロセッ
サ１４〜１７との処理結果は、各々個別出力バス３２と
個別出力バス４２に出力される。
このとき′、（面別出力バス３２と個別出力バス４２は
バス切替えスイッチ７により互いに接続されており、更
に、バス切替えスイッチ８とバス切替えスイッチ９によ
り個別入力バス５１と個別入力バス６１にも接続されて
いるので、単位プロセッサ１０〜１７の出力はすべて単
位プロセッサ１８〜２５に入力データとして供給され、
単位プロセッサ１８〜２５による並列処理が施される。
バス切替えスイッチ７により互いに接続されており、更
に、バス切替えスイッチ８とバス切替えスイッチ９によ
り個別入力バス５１と個別入力バス６１にも接続されて
いるので、単位プロセッサ１０〜１７の出力はすべて単
位プロセッサ１８〜２５に入力データとして供給され、
単位プロセッサ１８〜２５による並列処理が施される。
個別出力バス５２と個別出力バス６２は、バス切替えス
イッチ９により互いに接続され、かつ、出力システムバ
ス２にも接続されてレコろので、単位プロセッサ１８〜
２５の処理結果は、全て出力システムパス２に出力され
る。
イッチ９により互いに接続され、かつ、出力システムバ
ス２にも接続されてレコろので、単位プロセッサ１８〜
２５の処理結果は、全て出力システムパス２に出力され
る。
このようにして、第１段に単位プロセッサ１０〜１７０
計８台を、第２段に単位プロセッサ１８〜２５の計８台
を配置した２段パイプライン処理が可能となる。
計８台を、第２段に単位プロセッサ１８〜２５の計８台
を配置した２段パイプライン処理が可能となる。
以上は１つの接続形態の例を示したが、本実施例では、
１ （ＩＩのプロセッサ群を構成する単位プロセッサ数
Ｍは４であり、アレイプロセッサを構成するプロセッサ
群の数Ｎも４である。即ち、アレイプロセッサ内の全単
位プロセッサ数Ｍ−Ｎ＝４Ｘ４＝１６に対し、３つのバ
ス切替えスイッチ７゜８．９を切り替えることにより２
Ｎ−’＝２３＝８通りの接続形態を実現することができ
る。
１ （ＩＩのプロセッサ群を構成する単位プロセッサ数
Ｍは４であり、アレイプロセッサを構成するプロセッサ
群の数Ｎも４である。即ち、アレイプロセッサ内の全単
位プロセッサ数Ｍ−Ｎ＝４Ｘ４＝１６に対し、３つのバ
ス切替えスイッチ７゜８．９を切り替えることにより２
Ｎ−’＝２３＝８通りの接続形態を実現することができ
る。
３つのバス切替えスイッチ７．８．９を切り替えて実現
できる８通り全ての接続形態を第３図（ａ）〜＜ｈ＞に
示した。第３図においては、各プロセッサ群内の構成は
略し、第１図のプロセッサ群３〜６間の接続形態と、入
力システムバス１゜出力システムバス２との接続関係の
みを表している。
できる８通り全ての接続形態を第３図（ａ）〜＜ｈ＞に
示した。第３図においては、各プロセッサ群内の構成は
略し、第１図のプロセッサ群３〜６間の接続形態と、入
力システムバス１゜出力システムバス２との接続関係の
みを表している。
第３図（ａ）〜（ｈ）の各接続形態と、バス切替えスイ
、チア、８．９の接続形態は、表１によって対応付けら
れる。表１で、“０”はバス切替えスイッチが第１の接
続形態にあり、“１”は第２の接続形態であることを示
す。
、チア、８．９の接続形態は、表１によって対応付けら
れる。表１で、“０”はバス切替えスイッチが第１の接
続形態にあり、“１”は第２の接続形態であることを示
す。
第１表
例えば第１図に示されている接続形態は、第３図（ｃ）
に表されている。即ち、前述したようにプロセッサ群３
とプロセッサ群４の個別入力バス３１．４１は入力シス
テムバス１に対し並列接続され、プロセッサ群５とプロ
セッサ群６の個別出力バス５２．６２は、出力システム
バス２へ並列接続されている。なお、第３図（Ｃ）のバ
ス３０は、プロセッサ群３，４の個別出力バス３２．４
２とプロセッサ群５．６の個別入力バス５１．６１がバ
ス切替えスイッチ７．８．９によって接続された様子を
１本のバスとして表したものである。
に表されている。即ち、前述したようにプロセッサ群３
とプロセッサ群４の個別入力バス３１．４１は入力シス
テムバス１に対し並列接続され、プロセッサ群５とプロ
セッサ群６の個別出力バス５２．６２は、出力システム
バス２へ並列接続されている。なお、第３図（Ｃ）のバ
ス３０は、プロセッサ群３，４の個別出力バス３２．４
２とプロセッサ群５．６の個別入力バス５１．６１がバ
ス切替えスイッチ７．８．９によって接続された様子を
１本のバスとして表したものである。
以上、詳細に説明したように本実施例のアレイプロセッ
サによればホスト計算＆’３１ｔ２６により単位プロセ
ッサのプログラムやプロセッサ群間の接続形態を変える
ことができ、更に、各単位プロセッサの入出力もホスト
計算機２６が規定するので、バス競合のないよう制御す
ることができる。
サによればホスト計算＆’３１ｔ２６により単位プロセ
ッサのプログラムやプロセッサ群間の接続形態を変える
ことができ、更に、各単位プロセッサの入出力もホスト
計算機２６が規定するので、バス競合のないよう制御す
ることができる。
以上のように、本発明によれば、スイッチの切り替えの
みによってパイプラインの段数とパイプラインの各段へ
のプロセッサ群数の割り当てを変更することが可能であ
り、必要最小限のプロセッサ群数で汎用性の高いプロセ
ッサシステムが実現できる。
みによってパイプラインの段数とパイプラインの各段へ
のプロセッサ群数の割り当てを変更することが可能であ
り、必要最小限のプロセッサ群数で汎用性の高いプロセ
ッサシステムが実現できる。
第１図は、本発明の一実施例を示す図、第２図は単位プ
ロセッサの一構成例を示す図、第３図は各プロセッサ群
の接続の形態を示す図である。
ロセッサの一構成例を示す図、第３図は各プロセッサ群
の接続の形態を示す図である。
Claims (2)
- （１）個別入力バスと個別出力バスに１台以上の単位プ
ロセッサを並列に接続したプロセッサ群をＮ組配置して
構成するアレイプロセッサにおいて、第１のプロセッサ
群の個別入力バスを、入力データを供給する入力システ
ムバスに接続し、第Ｎのプロセッサ群の個別出力バスを
、出力システムバスに接続し、 後段のプロセッサ群を前段のプロセッサ群に直列または
並列に接続する（Ｎ−１）個のバス切替え手段を備える
ことを特徴とするアレイプロセッサ。 - （２）特許請求の範囲第１項に記載のアレイプロセッサ
において、 前記各バス切替え手段は、前段のプロセッサ群の個別入
力バスまたは個別出力バスを後段のプロセッサ群の個別
入力バスに接続する第１のスイッチ部と、前段のプロセ
ッサ群の個別出力バスを後段のプロセッサ群の個別出力
バスに接続または切断する第２のスイッチ部とを有し、 前記第１のスイッチ部が後段のプロセッサ群の個別入力
バスを前段の個別入力バスに接続しているときは、前記
第２のスイッチ部は後段のプロセッサ群の個別出力バス
を前段の個別出力バスに接続し、 前記第１のスイッチ部が後段のプロセッサ群の個別入力
バスを前段のプロセッサ群の個別出力バスに接続してい
るときは、前記第２のスイッチ部は後段のプロセッサ群
の個別出力バスを前段のプロセッサ群の個別出力バスか
ら切断することを特徴とするアレイプロセッサ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61149438A JPS636656A (ja) | 1986-06-27 | 1986-06-27 | アレイプロセツサ |
| CA000540653A CA1286031C (en) | 1986-06-27 | 1987-06-26 | Processor array comprising processors connected selectively in series or in parallel |
| US07/465,529 US5014189A (en) | 1986-06-27 | 1990-01-17 | Processor array comprising processors connected selectively in series or in parallel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61149438A JPS636656A (ja) | 1986-06-27 | 1986-06-27 | アレイプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS636656A true JPS636656A (ja) | 1988-01-12 |
Family
ID=15475116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61149438A Pending JPS636656A (ja) | 1986-06-27 | 1986-06-27 | アレイプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS636656A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04219879A (ja) * | 1990-12-20 | 1992-08-10 | Hitoshi Nishimura | 演算装置 |
| US6567909B2 (en) | 1998-11-10 | 2003-05-20 | Fujitsu Limited | Parallel processor system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5960683A (ja) * | 1982-09-30 | 1984-04-06 | Toshiba Corp | アレイプロセッサ装置 |
-
1986
- 1986-06-27 JP JP61149438A patent/JPS636656A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5960683A (ja) * | 1982-09-30 | 1984-04-06 | Toshiba Corp | アレイプロセッサ装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04219879A (ja) * | 1990-12-20 | 1992-08-10 | Hitoshi Nishimura | 演算装置 |
| US6567909B2 (en) | 1998-11-10 | 2003-05-20 | Fujitsu Limited | Parallel processor system |
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