JP2003337805A - マルチプロセッサシステムおよびデータ転送方法 - Google Patents
マルチプロセッサシステムおよびデータ転送方法Info
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- JP2003337805A JP2003337805A JP2002144872A JP2002144872A JP2003337805A JP 2003337805 A JP2003337805 A JP 2003337805A JP 2002144872 A JP2002144872 A JP 2002144872A JP 2002144872 A JP2002144872 A JP 2002144872A JP 2003337805 A JP2003337805 A JP 2003337805A
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- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【課題】 任意のデバイス間のデータ転送、高速なデー
タ転送、およびコスト抑圧、を実現可能なマルチプロセ
ッサシステムを得ること。 【解決手段】 本発明のマルチプロセッサシステムは、
複数のＤＳＰ（４，５，６）および複数のペリフェラル
（１１，１２）を含む構成とし、さらに、ＤＳＰ間で転
送されるデータを一時的に蓄えるＦＩＦＯ３１と、ペリ
フェラルとＤＳＰとの間で転送されるデータを一時的に
蓄えるＦＩＦＯ（３２，３３）と、すべてのＤＳＰおよ
びＦＩＦＯと接続し、デバイス間毎に規定されたアドレ
スに応じて入出力ポートの接続を切り替えるクロスバー
スイッチ２１と、を備え、プロセッサとペリフェラルと
の間、およびプロセッサ間、で各ＦＩＦＯおよびクロス
バースイッチ２１を経由したデータ転送を行う。
タ転送、およびコスト抑圧、を実現可能なマルチプロセ
ッサシステムを得ること。 【解決手段】 本発明のマルチプロセッサシステムは、
複数のＤＳＰ（４，５，６）および複数のペリフェラル
（１１，１２）を含む構成とし、さらに、ＤＳＰ間で転
送されるデータを一時的に蓄えるＦＩＦＯ３１と、ペリ
フェラルとＤＳＰとの間で転送されるデータを一時的に
蓄えるＦＩＦＯ（３２，３３）と、すべてのＤＳＰおよ
びＦＩＦＯと接続し、デバイス間毎に規定されたアドレ
スに応じて入出力ポートの接続を切り替えるクロスバー
スイッチ２１と、を備え、プロセッサとペリフェラルと
の間、およびプロセッサ間、で各ＦＩＦＯおよびクロス
バースイッチ２１を経由したデータ転送を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、リアルタイム性を
要求されるマルチプロセッサシステムに関するものであ
り、特に、ディジタル無線機を実現するためのハードウ
ェア構成として好適なマルチプロセッサシステム、およ
び当該マルチプロセッサシステムにて実現されるデータ
転送方法に関するものである。
要求されるマルチプロセッサシステムに関するものであ
り、特に、ディジタル無線機を実現するためのハードウ
ェア構成として好適なマルチプロセッサシステム、およ
び当該マルチプロセッサシステムにて実現されるデータ
転送方法に関するものである。
【０００２】
【従来の技術】以下、従来のデータ転送方法について説
明する。ディジタル無線機などリアルタイム性が要求さ
れるデータ処理装置では、高速，大容量のデータ演算が
必要とされる。これを実現するための構成としては、た
とえば、複数のＤＳＰ（Digital Signal Processor）を
用いてディジタル信号処理を行う構成がある。なお、こ
の構成では、大容量のリアルタイムデータを複数のＤＳ
Ｐに転送する。
明する。ディジタル無線機などリアルタイム性が要求さ
れるデータ処理装置では、高速，大容量のデータ演算が
必要とされる。これを実現するための構成としては、た
とえば、複数のＤＳＰ（Digital Signal Processor）を
用いてディジタル信号処理を行う構成がある。なお、こ
の構成では、大容量のリアルタイムデータを複数のＤＳ
Ｐに転送する。
【０００３】図１０は、データ転送を実現するための従
来のデータ処理装置（第１の従来技術）の構成を示す図
であり、１００，１０１，１０２はＤＳＰであり、１１
０は入出力ペリフェラル（Peripheral）である。ここで
は、複数のＤＳＰ（１００〜１０２）をバス上に配置し
た状態でデータ転送を行う。入出力ペリフェラル１１
０，各ＤＳＰに対してバス上のアドレスを付与すること
により、任意のペリフェラルとＤＳＰとの間でデータ転
送を行う。
来のデータ処理装置（第１の従来技術）の構成を示す図
であり、１００，１０１，１０２はＤＳＰであり、１１
０は入出力ペリフェラル（Peripheral）である。ここで
は、複数のＤＳＰ（１００〜１０２）をバス上に配置し
た状態でデータ転送を行う。入出力ペリフェラル１１
０，各ＤＳＰに対してバス上のアドレスを付与すること
により、任意のペリフェラルとＤＳＰとの間でデータ転
送を行う。
【０００４】図１１は、データ転送を実現するための従
来のデータ処理装置（第２の従来技術）の構成を示す図
である。ここでは、入出力ペリフェラル１１０と各ＤＳ
Ｐ（１００〜１０２）との間を双方向ＦＩＦＯ（ＢＩ−
ＦＩＦＯ）１２０で接続する。ＦＩＦＯで接続されたデ
バイス間のデータ転送は他のデバイスとは独立に動作す
るため、高速なデータ転送が実現できる。また、ＦＩＦ
Ｏによりデバイス間のデータ転送が分離されるため、Ｄ
ＳＰバスの利用効率を向上させることができる。
来のデータ処理装置（第２の従来技術）の構成を示す図
である。ここでは、入出力ペリフェラル１１０と各ＤＳ
Ｐ（１００〜１０２）との間を双方向ＦＩＦＯ（ＢＩ−
ＦＩＦＯ）１２０で接続する。ＦＩＦＯで接続されたデ
バイス間のデータ転送は他のデバイスとは独立に動作す
るため、高速なデータ転送が実現できる。また、ＦＩＦ
Ｏによりデバイス間のデータ転送が分離されるため、Ｄ
ＳＰバスの利用効率を向上させることができる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記第
１の従来技術に記載のデータ転送方法では、バスがデバ
イス間のデータ転送に占有されるため、すなわち、バス
の占有により他のデバイスがデータ転送を行えなくなる
ため、全体として高速なデータ転送を実現できない、と
いう問題があった。また、上記データ転送方法では、デ
バイス間で直接データ転送を行うため、両方に対して同
時にデータ転送処理を行う必要がある。したがって、Ｄ
ＳＰバスの利用制約が増加し、パフォーマンスが低下す
る、という問題があった。
１の従来技術に記載のデータ転送方法では、バスがデバ
イス間のデータ転送に占有されるため、すなわち、バス
の占有により他のデバイスがデータ転送を行えなくなる
ため、全体として高速なデータ転送を実現できない、と
いう問題があった。また、上記データ転送方法では、デ
バイス間で直接データ転送を行うため、両方に対して同
時にデータ転送処理を行う必要がある。したがって、Ｄ
ＳＰバスの利用制約が増加し、パフォーマンスが低下す
る、という問題があった。
【０００６】また、上記第２の従来技術に記載のデータ
転送方法では、任意のデバイス間のデータ転送が不可能
となり、直接ＦＩＦＯで接続されていないデバイス間の
データ転送については、途中のデバイスを中継する必要
がある。したがって、データ転送速度および処理効率が
低下する、という問題があった。また、上記データ転送
方法では、デバイス数分のＦＩＦＯが必要であるため、
コストがかかる、という問題があった。
転送方法では、任意のデバイス間のデータ転送が不可能
となり、直接ＦＩＦＯで接続されていないデバイス間の
データ転送については、途中のデバイスを中継する必要
がある。したがって、データ転送速度および処理効率が
低下する、という問題があった。また、上記データ転送
方法では、デバイス数分のＦＩＦＯが必要であるため、
コストがかかる、という問題があった。
【０００７】本発明は、上記に鑑みてなされたものであ
って、任意のデバイス間のデータ転送、高速なデータ転
送、およびコスト抑圧（高額部品点数の削減）、を実現
可能なマルチプロセッサシステムおよびデータ転送方法
を得ることを目的とする。
って、任意のデバイス間のデータ転送、高速なデータ転
送、およびコスト抑圧（高額部品点数の削減）、を実現
可能なマルチプロセッサシステムおよびデータ転送方法
を得ることを目的とする。
【０００８】
【課題を解決するための手段】上述した課題を解決し、
目的を達成するために、本発明にかかるマルチプロセッ
サシステムにあっては、複数のプロセッサおよび複数の
周辺装置を含む構成とし、デバイス（プロセッサ，周辺
装置）間で個別にデータ転送を行うために、前記デバイ
ス間で転送されるデータを一時的に蓄えるデータ蓄積手
段と、前記デバイス間毎に規定されたアドレスに応じて
入出力ポートの接続を切り替える切り替え手段と、を備
えることを特徴とする。
目的を達成するために、本発明にかかるマルチプロセッ
サシステムにあっては、複数のプロセッサおよび複数の
周辺装置を含む構成とし、デバイス（プロセッサ，周辺
装置）間で個別にデータ転送を行うために、前記デバイ
ス間で転送されるデータを一時的に蓄えるデータ蓄積手
段と、前記デバイス間毎に規定されたアドレスに応じて
入出力ポートの接続を切り替える切り替え手段と、を備
えることを特徴とする。
【０００９】つぎの発明にかかるマルチプロセッサシス
テムにあっては、前記複数のプロセッサの１つをマスタ
ーとし、残りをスレーブとし、前記プロセッサと前記周
辺装置との間、および前記マスターとして動作するプロ
セッサと前記スレーブとして動作するプロセッサとの
間、で前記データ蓄積手段および前記切り替え手段を経
由したデータ転送を行うことを特徴とする。
テムにあっては、前記複数のプロセッサの１つをマスタ
ーとし、残りをスレーブとし、前記プロセッサと前記周
辺装置との間、および前記マスターとして動作するプロ
セッサと前記スレーブとして動作するプロセッサとの
間、で前記データ蓄積手段および前記切り替え手段を経
由したデータ転送を行うことを特徴とする。
【００１０】つぎの発明にかかるマルチプロセッサシス
テムにあっては、前記データ蓄積手段を、マスターとし
て動作するプロセッサとスレーブとして動作するその他
のプロセッサとの間で転送されるデータを一時的に蓄え
るプロセッサ用ＦＩＦＯと、前記周辺機器と前記プロセ
ッサとの間で転送されるデータを前記周辺機器毎に一時
的に蓄える複数の周辺装置用ＦＩＦＯと、で構成するこ
とを特徴とする。
テムにあっては、前記データ蓄積手段を、マスターとし
て動作するプロセッサとスレーブとして動作するその他
のプロセッサとの間で転送されるデータを一時的に蓄え
るプロセッサ用ＦＩＦＯと、前記周辺機器と前記プロセ
ッサとの間で転送されるデータを前記周辺機器毎に一時
的に蓄える複数の周辺装置用ＦＩＦＯと、で構成するこ
とを特徴とする。
【００１１】つぎの発明にかかるマルチプロセッサシス
テムにあっては、前記プロセッサと前記周辺装置との
間、および前記プロセッサ間、で前記データ蓄積手段お
よび前記切り替え手段を経由したデータ転送を行うこと
を特徴とする。
テムにあっては、前記プロセッサと前記周辺装置との
間、および前記プロセッサ間、で前記データ蓄積手段お
よび前記切り替え手段を経由したデータ転送を行うこと
を特徴とする。
【００１２】つぎの発明にかかるマルチプロセッサシス
テムにあっては、前記データ蓄積手段を、プロセッサ間
で転送されるデータを一時的に蓄えるプロセッサ用ＦＩ
ＦＯと、前記周辺機器と前記プロセッサとの間で転送さ
れるデータを前記周辺機器毎に一時的に蓄える複数の周
辺装置用ＦＩＦＯと、で構成することを特徴とする。
テムにあっては、前記データ蓄積手段を、プロセッサ間
で転送されるデータを一時的に蓄えるプロセッサ用ＦＩ
ＦＯと、前記周辺機器と前記プロセッサとの間で転送さ
れるデータを前記周辺機器毎に一時的に蓄える複数の周
辺装置用ＦＩＦＯと、で構成することを特徴とする。
【００１３】つぎの発明にかかるマルチプロセッサシス
テムにあっては、切り替え手段としてクロスバースイッ
チを用いることを特徴とする。
テムにあっては、切り替え手段としてクロスバースイッ
チを用いることを特徴とする。
【００１４】つぎの発明にかかるデータ転送方法にあっ
ては、マスターとして動作するプロセッサが、すべての
プロセッサで共有可能なプロセッサ用ＦＩＦＯおよびデ
バイス間毎に規定されたアドレスに応じて入出力ポート
の接続を切り替える切り替え装置経由で、スレーブとし
て動作するプロセッサに対してデータを転送する第１の
工程と、スレーブとして動作するプロセッサが、前記プ
ロセッサ用ＦＩＦＯおよび前記切り替え装置経由で、マ
スターとして動作するプロセッサに対してデータを転送
する第２の工程と、前記プロセッサが、周辺装置個別の
周辺装置用ＦＩＦＯおよび前記切り替え装置経由で、所
望の周辺装置に対してデータを転送する第３の工程と、
前記周辺装置が、前記周辺装置用ＦＩＦＯおよび前記切
り替え装置経由で、所望のプロセッサに対してデータを
転送する第４の工程と、を含むことを特徴とする。
ては、マスターとして動作するプロセッサが、すべての
プロセッサで共有可能なプロセッサ用ＦＩＦＯおよびデ
バイス間毎に規定されたアドレスに応じて入出力ポート
の接続を切り替える切り替え装置経由で、スレーブとし
て動作するプロセッサに対してデータを転送する第１の
工程と、スレーブとして動作するプロセッサが、前記プ
ロセッサ用ＦＩＦＯおよび前記切り替え装置経由で、マ
スターとして動作するプロセッサに対してデータを転送
する第２の工程と、前記プロセッサが、周辺装置個別の
周辺装置用ＦＩＦＯおよび前記切り替え装置経由で、所
望の周辺装置に対してデータを転送する第３の工程と、
前記周辺装置が、前記周辺装置用ＦＩＦＯおよび前記切
り替え装置経由で、所望のプロセッサに対してデータを
転送する第４の工程と、を含むことを特徴とする。
【００１５】つぎの発明にかかるデータ転送方法にあっ
ては、所定のプロセッサが、すべてのプロセッサで共有
可能なプロセッサ用ＦＩＦＯおよびデバイス間毎に規定
されたアドレスに応じて入出力ポートの接続を切り替え
る切り替え装置経由で、所望のプロセッサに対してデー
タを転送する第１の工程と、前記プロセッサが、周辺装
置個別の周辺装置用ＦＩＦＯおよび前記切り替え装置経
由で、所望の周辺装置に対してデータを転送する第２の
工程と、前記周辺装置が、前記周辺装置用ＦＩＦＯおよ
び前記切り替え装置経由で、所望のプロセッサに対して
データを転送する第３の工程と、を含むことを特徴とす
る。
ては、所定のプロセッサが、すべてのプロセッサで共有
可能なプロセッサ用ＦＩＦＯおよびデバイス間毎に規定
されたアドレスに応じて入出力ポートの接続を切り替え
る切り替え装置経由で、所望のプロセッサに対してデー
タを転送する第１の工程と、前記プロセッサが、周辺装
置個別の周辺装置用ＦＩＦＯおよび前記切り替え装置経
由で、所望の周辺装置に対してデータを転送する第２の
工程と、前記周辺装置が、前記周辺装置用ＦＩＦＯおよ
び前記切り替え装置経由で、所望のプロセッサに対して
データを転送する第３の工程と、を含むことを特徴とす
る。
【００１６】
【発明の実施の形態】以下に、本発明にかかるマルチプ
ロセッサシステムおよびデータ転送方法の実施の形態を
図面に基づいて詳細に説明する。なお、この実施の形態
によりこの発明が限定されるものではない。
ロセッサシステムおよびデータ転送方法の実施の形態を
図面に基づいて詳細に説明する。なお、この実施の形態
によりこの発明が限定されるものではない。
【００１７】実施の形態１．図１は、本発明にかかるマ
ルチプロセッサシステムの実施の形態１の構成を示す図
である。１はマスターＤＳＰ（ｍａｓｔｅｒＤＳＰ）で
あり、２，３はスレーブＤＳＰ（ｓｌａｖｅＤＳＰ）で
あり、１１，１２は入出力となるペリフェラル（Ｐｅｒ
ｉｐｈｅｒａｌ）であり、２１はそれぞれの入力端子を
任意に接続可能なクロスバースイッチ（Ｃｒｏｓｓ ｂ
ａｒ）であり、３１，３２，３３は双方向にデータを転
送可能なＦＩＦＯ（ＢＩ−ＦＩＦＯ：Ｂｉ−ｄｒｅｃｔ
ｉｏｎａｌ ＦＩＦＯ）である。
ルチプロセッサシステムの実施の形態１の構成を示す図
である。１はマスターＤＳＰ（ｍａｓｔｅｒＤＳＰ）で
あり、２，３はスレーブＤＳＰ（ｓｌａｖｅＤＳＰ）で
あり、１１，１２は入出力となるペリフェラル（Ｐｅｒ
ｉｐｈｅｒａｌ）であり、２１はそれぞれの入力端子を
任意に接続可能なクロスバースイッチ（Ｃｒｏｓｓ ｂ
ａｒ）であり、３１，３２，３３は双方向にデータを転
送可能なＦＩＦＯ（ＢＩ−ＦＩＦＯ：Ｂｉ−ｄｒｅｃｔ
ｉｏｎａｌ ＦＩＦＯ）である。
【００１８】上記マルチプロセッサシステムでは、マス
ターＤＳＰ１とＦＩＦＯ３１，各ＤＳＰ（１，２，３）
とクロスバースイッチ２１が、各ＤＳＰ（１，２，３）
のローカルバスを経由して接続されており、それぞれの
接続に個別にバスアドレスを割り当てる。 具体的にい
うと、マスターＤＳＰ１のローカルバスには、ＦＩＦＯ
３１とクロスバースイッチ２１が接続されており、それ
ぞれのアドレスを用いてアクセスする。
ターＤＳＰ１とＦＩＦＯ３１，各ＤＳＰ（１，２，３）
とクロスバースイッチ２１が、各ＤＳＰ（１，２，３）
のローカルバスを経由して接続されており、それぞれの
接続に個別にバスアドレスを割り当てる。 具体的にい
うと、マスターＤＳＰ１のローカルバスには、ＦＩＦＯ
３１とクロスバースイッチ２１が接続されており、それ
ぞれのアドレスを用いてアクセスする。
【００１９】なお、本実施の形態では、本発明にかかる
マルチプロセッサシステムをディジタル無線機に適用し
た場合の一例を説明する。この場合、ペリフェラル１１
は、たとえば、受信信号をサンプリングするＡ／Ｄ変換
器、すなわち、入力ペリフェラルとして動作する。各Ｄ
ＳＰでは、ペリフェラル１１を経由して受信したデータ
を復調し、その復調結果を得る。また、この場合、ペリ
フェラル１２は、たとえば、送信信号を連続化するＤ／
Ａ変換器、すなわち、出力ペリフェラルとして動作す
る。
マルチプロセッサシステムをディジタル無線機に適用し
た場合の一例を説明する。この場合、ペリフェラル１１
は、たとえば、受信信号をサンプリングするＡ／Ｄ変換
器、すなわち、入力ペリフェラルとして動作する。各Ｄ
ＳＰでは、ペリフェラル１１を経由して受信したデータ
を復調し、その復調結果を得る。また、この場合、ペリ
フェラル１２は、たとえば、送信信号を連続化するＤ／
Ａ変換器、すなわち、出力ペリフェラルとして動作す
る。
【００２０】ここで、本実施の形態のマルチプロセッサ
システムのデータ転送経路について説明する。図２，図
３，図４，図５は、データ転送経路の一例を示す図であ
る。
システムのデータ転送経路について説明する。図２，図
３，図４，図５は、データ転送経路の一例を示す図であ
る。
【００２１】たとえば、ペリフェラル１１により変換さ
れた受信データは、ＦＩＦＯ３２に蓄えられる。マスタ
ーＤＳＰ１，スレーブＤＳＰ２，３では、ＦＩＦＯ３２
に蓄えられ受信データを、図２に示す経路で読み出す。
れた受信データは、ＦＩＦＯ３２に蓄えられる。マスタ
ーＤＳＰ１，スレーブＤＳＰ２，３では、ＦＩＦＯ３２
に蓄えられ受信データを、図２に示す経路で読み出す。
【００２２】また、ＤＳＰ間のデータ転送は、図３およ
び図４に示す経路で実現できる。たとえば、マスターＤ
ＳＰ１では、ＦＩＦＯ３１を経由して、スレーブＤＳＰ
２，３にデータを転送する（図３参照）。また、スレー
ブＤＳＰ２，３では、ＦＩＦＯ３１を経由して、マスタ
ーＤＳＰ１にデータを転送する（図４参照）。
び図４に示す経路で実現できる。たとえば、マスターＤ
ＳＰ１では、ＦＩＦＯ３１を経由して、スレーブＤＳＰ
２，３にデータを転送する（図３参照）。また、スレー
ブＤＳＰ２，３では、ＦＩＦＯ３１を経由して、マスタ
ーＤＳＰ１にデータを転送する（図４参照）。
【００２３】また、データを出力する場合、マスターＤ
ＳＰ１，スレーブＤＳＰ２，３では、送信データをＦＩ
ＦＯ３３に蓄える。そして、ペリフェラル１２では、Ｆ
ＩＦＯ３３からデータを受け取り、変換後のデータを出
力する（図５参照）。
ＳＰ１，スレーブＤＳＰ２，３では、送信データをＦＩ
ＦＯ３３に蓄える。そして、ペリフェラル１２では、Ｆ
ＩＦＯ３３からデータを受け取り、変換後のデータを出
力する（図５参照）。
【００２４】なお、本実施の形態では、ペリフェラル１
１，１２として、リアルタイムに動作するＡＤ変換器，
ＤＡ変換器を想定したため、各ペリフェラルに対してそ
れぞれＦＩＦＯ３２，３３を接続したが、たとえば、ペ
リフェラル１１，１２をマスターＤＳＰ１だけで制御す
る場合には、ＦＩＦＯ３２，３２を省略できる。
１，１２として、リアルタイムに動作するＡＤ変換器，
ＤＡ変換器を想定したため、各ペリフェラルに対してそ
れぞれＦＩＦＯ３２，３３を接続したが、たとえば、ペ
リフェラル１１，１２をマスターＤＳＰ１だけで制御す
る場合には、ＦＩＦＯ３２，３２を省略できる。
【００２５】このように、本実施の形態では、マスター
として動作するＤＳＰとスレーブとして動作する複数の
ＤＳＰとを備える構成とし、さらに、ＦＩＦＯおよびク
ロスバースイッチを経由してデバイス間を接続してい
る。これにより、スレーブＤＳＰ間以外の任意のデバイ
ス間でデータ転送を実現できる。また、ＦＩＦＯを経由
した高速なデータ転送を実現できる。また、クロスバー
スイッチを用いることによって、従来と比較して高額な
ＦＩＦＯ数を削減できるため、コストを低減できる。
として動作するＤＳＰとスレーブとして動作する複数の
ＤＳＰとを備える構成とし、さらに、ＦＩＦＯおよびク
ロスバースイッチを経由してデバイス間を接続してい
る。これにより、スレーブＤＳＰ間以外の任意のデバイ
ス間でデータ転送を実現できる。また、ＦＩＦＯを経由
した高速なデータ転送を実現できる。また、クロスバー
スイッチを用いることによって、従来と比較して高額な
ＦＩＦＯ数を削減できるため、コストを低減できる。
【００２６】実施の形態２．図６は、本発明にかかるマ
ルチプロセッサシステムの実施の形態２の構成を示す図
であり、４，５，６はＤＳＰである。実施の形態１で
は、ＦＩＦＯ３１の両端子がそれぞれマスターＤＳＰ１
とクロスバースイッチ２１に接続されているが、実施の
形態２では、たとえば、ＦＩＦＯ３１の両端子がクロス
バースイッチに接続されている。これにより、ＤＳＰ
４，５，６がすべて同一の扱いとなり、マスター，スレ
ーブという機能分担がなくなる。なお、ＤＳＰ以外のデ
バイスについては、前述した実施の形態１と同様である
ためその説明を省略する。
ルチプロセッサシステムの実施の形態２の構成を示す図
であり、４，５，６はＤＳＰである。実施の形態１で
は、ＦＩＦＯ３１の両端子がそれぞれマスターＤＳＰ１
とクロスバースイッチ２１に接続されているが、実施の
形態２では、たとえば、ＦＩＦＯ３１の両端子がクロス
バースイッチに接続されている。これにより、ＤＳＰ
４，５，６がすべて同一の扱いとなり、マスター，スレ
ーブという機能分担がなくなる。なお、ＤＳＰ以外のデ
バイスについては、前述した実施の形態１と同様である
ためその説明を省略する。
【００２７】以下、実施の形態１と同様に、マルチプロ
セッサシステムをディジタル無線機に適用した場合を一
例として説明する。したがって、ペリフェラル１１を入
力ペリフェラルとし、ペリフェラル１２を出力ペリフェ
ラルとする。
セッサシステムをディジタル無線機に適用した場合を一
例として説明する。したがって、ペリフェラル１１を入
力ペリフェラルとし、ペリフェラル１２を出力ペリフェ
ラルとする。
【００２８】ここで、本実施の形態のマルチプロセッサ
システムのデータ転送経路について説明する。図７，図
８，図９は、データ転送経路の一例を示す図である。
システムのデータ転送経路について説明する。図７，図
８，図９は、データ転送経路の一例を示す図である。
【００２９】たとえば、ペリフェラル１１により変換さ
れた受信データは、ＦＩＦＯ３２に蓄えられる。ＤＳＰ
４，５，６では、ＦＩＦＯ３２に蓄えられ受信データ
を、図７に示す経路で読み出す。
れた受信データは、ＦＩＦＯ３２に蓄えられる。ＤＳＰ
４，５，６では、ＦＩＦＯ３２に蓄えられ受信データ
を、図７に示す経路で読み出す。
【００３０】また、ＤＳＰ間のデータ転送は、図８に示
す経路で実現できる。たとえば、ＤＳＰ４では、ＦＩＦ
Ｏ３１を経由して、ＤＳＰ５，６にデータを転送する
（図８参照）。また、ＤＳＰ５では、ＦＩＦＯ３１を経
由して、ＤＳＰ４，６にデータを転送する（図８参
照）。ＤＳＰ６では、ＦＩＦＯ３１を経由して、ＤＳＰ
４，５にデータを転送する（図８参照）。このように、
任意のＤＳＰ間においてＦＩＦＯを用いた高速転送を実
現できる。
す経路で実現できる。たとえば、ＤＳＰ４では、ＦＩＦ
Ｏ３１を経由して、ＤＳＰ５，６にデータを転送する
（図８参照）。また、ＤＳＰ５では、ＦＩＦＯ３１を経
由して、ＤＳＰ４，６にデータを転送する（図８参
照）。ＤＳＰ６では、ＦＩＦＯ３１を経由して、ＤＳＰ
４，５にデータを転送する（図８参照）。このように、
任意のＤＳＰ間においてＦＩＦＯを用いた高速転送を実
現できる。
【００３１】また、データを出力する場合、ＤＳＰ４，
５，６では、送信データをＦＩＦＯ３３に蓄える。そし
て、ペリフェラル１２では、ＦＩＦＯ３３からデータを
受け取り、変換後のデータを出力する（図９参照）。
５，６では、送信データをＦＩＦＯ３３に蓄える。そし
て、ペリフェラル１２では、ＦＩＦＯ３３からデータを
受け取り、変換後のデータを出力する（図９参照）。
【００３２】このように、本実施の形態では、ＦＩＦＯ
およびクロスバースイッチを経由してすべてのデバイス
を接続しているため、任意のデバイス間でデータ転送を
実現できる。また、マスター，スレーブという関係に機
能を分担することなく、ＦＩＦＯを経由した高速なデー
タ転送を実現できる。また、クロスバースイッチを用い
ることによって、従来と比較して高額なＦＩＦＯ数を削
減できるため、コストを低減できる。
およびクロスバースイッチを経由してすべてのデバイス
を接続しているため、任意のデバイス間でデータ転送を
実現できる。また、マスター，スレーブという関係に機
能を分担することなく、ＦＩＦＯを経由した高速なデー
タ転送を実現できる。また、クロスバースイッチを用い
ることによって、従来と比較して高額なＦＩＦＯ数を削
減できるため、コストを低減できる。
【００３３】なお、上記実施の形態１および２では、Ｆ
ＩＦＯを用いたデータ転送について説明したが、これに
限らず、たとえば、ＦＩＦＯをＤＰ（Dual Port）−Ｒ
ＡＭに置き換えてもよい。
ＩＦＯを用いたデータ転送について説明したが、これに
限らず、たとえば、ＦＩＦＯをＤＰ（Dual Port）−Ｒ
ＡＭに置き換えてもよい。
【００３４】
【発明の効果】以上、説明したとおり、本発明によれ
ば、データ蓄積手段および切り替え手段を経由してデバ
イス間を接続している。これにより、任意のデバイス間
のデータ転送を実現できる、という効果を奏する。
ば、データ蓄積手段および切り替え手段を経由してデバ
イス間を接続している。これにより、任意のデバイス間
のデータ転送を実現できる、という効果を奏する。
【００３５】つぎの発明によれば、マスターとして動作
するプロセッサとスレーブとして動作する複数のプロセ
ッサとを備える構成とし、さらに、データ蓄積手段およ
び切り替え手段を経由してデバイス間を接続している。
これにより、スレーブとして動作するプロセッサ間以外
の任意のデバイス間でデータ転送を実現できる、という
効果を奏する。また、データ蓄積手段を共有できるた
め、従来と比較してデータ蓄積手段を削減できる、とい
う効果を奏する。
するプロセッサとスレーブとして動作する複数のプロセ
ッサとを備える構成とし、さらに、データ蓄積手段およ
び切り替え手段を経由してデバイス間を接続している。
これにより、スレーブとして動作するプロセッサ間以外
の任意のデバイス間でデータ転送を実現できる、という
効果を奏する。また、データ蓄積手段を共有できるた
め、従来と比較してデータ蓄積手段を削減できる、とい
う効果を奏する。
【００３６】つぎの発明によれば、データ蓄積手段を、
マスターとして動作するプロセッサとスレーブとして動
作するその他のプロセッサとの間で転送されるデータを
一時的に蓄えるプロセッサ用ＦＩＦＯと、周辺機器とプ
ロセッサとの間で転送されるデータを周辺機器毎に一時
的に蓄える複数の周辺装置用ＦＩＦＯと、で構成する。
これにより、ＦＩＦＯを経由した高速なデータ転送を実
現できる、という効果を奏する。
マスターとして動作するプロセッサとスレーブとして動
作するその他のプロセッサとの間で転送されるデータを
一時的に蓄えるプロセッサ用ＦＩＦＯと、周辺機器とプ
ロセッサとの間で転送されるデータを周辺機器毎に一時
的に蓄える複数の周辺装置用ＦＩＦＯと、で構成する。
これにより、ＦＩＦＯを経由した高速なデータ転送を実
現できる、という効果を奏する。
【００３７】つぎの発明によれば、プロセッサと周辺装
置との間、およびプロセッサ間、でデータ蓄積手段およ
び切り替え手段を経由したデータ転送を行うため、すな
わち、データ蓄積手段および切り替え手段を経由してす
べてのデバイスを接続しているため、任意のデバイス間
でデータ転送を実現できる、という効果を奏する。ま
た、データ蓄積手段を共有できるため、従来と比較して
データ蓄積手段を削減できる、という効果を奏する。
置との間、およびプロセッサ間、でデータ蓄積手段およ
び切り替え手段を経由したデータ転送を行うため、すな
わち、データ蓄積手段および切り替え手段を経由してす
べてのデバイスを接続しているため、任意のデバイス間
でデータ転送を実現できる、という効果を奏する。ま
た、データ蓄積手段を共有できるため、従来と比較して
データ蓄積手段を削減できる、という効果を奏する。
【００３８】つぎの発明によれば、データ蓄積手段を、
プロセッサ間で転送されるデータを一時的に蓄えるプロ
セッサ用ＦＩＦＯと、周辺機器とプロセッサとの間で転
送されるデータを周辺機器毎に一時的に蓄える複数の周
辺装置用ＦＩＦＯと、で構成する。これにより、マスタ
ー，スレーブという関係に機能を分担することなく、Ｆ
ＩＦＯを経由した高速なデータ転送を実現できる、とい
う効果を奏する。
プロセッサ間で転送されるデータを一時的に蓄えるプロ
セッサ用ＦＩＦＯと、周辺機器とプロセッサとの間で転
送されるデータを周辺機器毎に一時的に蓄える複数の周
辺装置用ＦＩＦＯと、で構成する。これにより、マスタ
ー，スレーブという関係に機能を分担することなく、Ｆ
ＩＦＯを経由した高速なデータ転送を実現できる、とい
う効果を奏する。
【００３９】つぎの発明によれば、切り替え手段として
クロスバースイッチを用いることによって、従来と比較
して高額なＦＩＦＯ数を削減できるため、コストを低減
できる、という効果を奏する。
クロスバースイッチを用いることによって、従来と比較
して高額なＦＩＦＯ数を削減できるため、コストを低減
できる、という効果を奏する。
【００４０】つぎの発明によれば、プロセッサと周辺装
置との間、およびマスターとして動作するプロセッサと
スレーブとして動作するプロセッサとの間、でＦＩＦＯ
および切り替え装置を経由したデータ転送を行う。これ
により、スレーブとして動作するプロセッサ間以外の任
意のデバイス間でデータ転送を実現できる、という効果
を奏する。また、ＦＩＦＯを経由した高速なデータ転送
を実現できる、という効果を奏する。
置との間、およびマスターとして動作するプロセッサと
スレーブとして動作するプロセッサとの間、でＦＩＦＯ
および切り替え装置を経由したデータ転送を行う。これ
により、スレーブとして動作するプロセッサ間以外の任
意のデバイス間でデータ転送を実現できる、という効果
を奏する。また、ＦＩＦＯを経由した高速なデータ転送
を実現できる、という効果を奏する。
【００４１】つぎの発明によれば、プロセッサと周辺装
置との間、およびプロセッサ間、でＦＩＦＯおよび切り
替え装置を経由したデータ転送を行う。これにより、任
意のデバイス間でデータ転送を実現できる、という効果
を奏する。また、マスター，スレーブという関係に機能
を分担することなく、ＦＩＦＯを経由した高速なデータ
転送を実現できる、という効果を奏する。
置との間、およびプロセッサ間、でＦＩＦＯおよび切り
替え装置を経由したデータ転送を行う。これにより、任
意のデバイス間でデータ転送を実現できる、という効果
を奏する。また、マスター，スレーブという関係に機能
を分担することなく、ＦＩＦＯを経由した高速なデータ
転送を実現できる、という効果を奏する。
【図１】 本発明にかかるマルチプロセッサシステムの
実施の形態１の構成を示す図である。
実施の形態１の構成を示す図である。
【図２】 データ転送経路の一例を示す図である。
【図３】 データ転送経路の一例を示す図である。
【図４】 データ転送経路の一例を示す図である。
【図５】 データ転送経路の一例を示す図である。
【図６】 本発明にかかるマルチプロセッサシステムの
実施の形態２の構成を示す図である。
実施の形態２の構成を示す図である。
【図７】 データ転送経路の一例を示す図である。
【図８】 データ転送経路の一例を示す図である。
【図９】 データ転送経路の一例を示す図である。
【図１０】 従来のデータ処理装置の構成を示す図であ
る。
る。
【図１１】 従来のデータ処理装置の構成を示す図であ
る。
る。
１ マスターＤＳＰ（ｍａｓｔｅｒＤＳＰ）、２，３
スレーブＤＳＰ（ｓｌａｖｅＤＳＰ）、４，５，６ Ｄ
ＳＰ、１１，１２ ペリフェラル（Ｐｅｒｉｐｈｅｒａ
ｌ）、２１ クロスバースイッチ（Ｃｒｏｓｓ ｂａ
ｒ）、３１，３２，３３ ＦＩＦＯ。
スレーブＤＳＰ（ｓｌａｖｅＤＳＰ）、４，５，６ Ｄ
ＳＰ、１１，１２ ペリフェラル（Ｐｅｒｉｐｈｅｒａ
ｌ）、２１ クロスバースイッチ（Ｃｒｏｓｓ ｂａ
ｒ）、３１，３２，３３ ＦＩＦＯ。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０６Ｆ 15/17 Ｇ０６Ｆ 15/17
15/173 15/173 Ｇ
Claims (8)
- 【請求項１】 複数のプロセッサおよび複数の周辺装置
を含む構成とし、デバイス（プロセッサ，周辺装置）間
で個別にデータ転送を行うためのマルチプロセッサシス
テムにおいて、 前記デバイス間で転送されるデータを一時的に蓄えるデ
ータ蓄積手段と、 前記デバイス間毎に規定されたアドレスに応じて入出力
ポートの接続を切り替える切り替え手段と、 を備えることを特徴とするマルチプロセッサシステム。 - 【請求項２】 前記複数のプロセッサの１つをマスター
とし、残りをスレーブとし、 前記プロセッサと前記周辺装置との間、および前記マス
ターとして動作するプロセッサと前記スレーブとして動
作するプロセッサとの間、で前記データ蓄積手段および
前記切り替え手段を経由したデータ転送を行うことを特
徴とする請求項１に記載のマルチプロセッサシステム。 - 【請求項３】 前記データ蓄積手段を、 マスターとして動作するプロセッサとスレーブとして動
作するその他のプロセッサとの間で転送されるデータを
一時的に蓄えるプロセッサ用ＦＩＦＯと、 前記周辺機器と前記プロセッサとの間で転送されるデー
タを前記周辺機器毎に一時的に蓄える複数の周辺装置用
ＦＩＦＯと、 で構成することを特徴とする請求項２に記載のマルチプ
ロセッサシステム。 - 【請求項４】 前記プロセッサと前記周辺装置との間、
および前記プロセッサ間、で前記データ蓄積手段および
前記切り替え手段を経由したデータ転送を行うことを特
徴とする請求項１に記載のマルチプロセッサシステム。 - 【請求項５】 前記データ蓄積手段を、 プロセッサ間で転送されるデータを一時的に蓄えるプロ
セッサ用ＦＩＦＯと、 前記周辺機器と前記プロセッサとの間で転送されるデー
タを前記周辺機器毎に一時的に蓄える複数の周辺装置用
ＦＩＦＯと、 で構成することを特徴とする請求項４に記載のマルチプ
ロセッサシステム。 - 【請求項６】 前記切り替え手段としてクロスバースイ
ッチを用いることを特徴とする請求項１〜５のいずれか
１つに記載のマルチプロセッサシステム。 - 【請求項７】 複数のプロセッサおよび複数の周辺装置
を含むマルチプロセッサシステム内の、デバイス（プロ
セッサ，周辺装置）間のデータ転送方法において、 マスターとして動作するプロセッサが、すべてのプロセ
ッサで共有可能なプロセッサ用ＦＩＦＯおよびデバイス
間毎に規定されたアドレスに応じて入出力ポートの接続
を切り替える切り替え装置経由で、スレーブとして動作
するプロセッサに対してデータを転送する第１の工程
と、 スレーブとして動作するプロセッサが、前記プロセッサ
用ＦＩＦＯおよび前記切り替え装置経由で、マスターと
して動作するプロセッサに対してデータを転送する第２
の工程と、 前記プロセッサが、周辺装置個別の周辺装置用ＦＩＦＯ
および前記切り替え装置経由で、所望の周辺装置に対し
てデータを転送する第３の工程と、 前記周辺装置が、前記周辺装置用ＦＩＦＯおよび前記切
り替え装置経由で、所望のプロセッサに対してデータを
転送する第４の工程と、 を含むことを特徴とするデータ転送方法。 - 【請求項８】 複数のプロセッサおよび複数の周辺装置
を含むマルチプロセッサシステム内の、デバイス（プロ
セッサ，周辺装置）間のデータ転送方法において、 前記プロセッサが、すべてのプロセッサで共有可能なプ
ロセッサ用ＦＩＦＯおよびデバイス間毎に規定されたア
ドレスに応じて入出力ポートの接続を切り替える切り替
え装置経由で、所望のプロセッサに対してデータを転送
する第１の工程と、 前記プロセッサが、周辺装置個別の周辺装置用ＦＩＦＯ
および前記切り替え装置経由で、所望の周辺装置に対し
てデータを転送する第２の工程と、 前記周辺装置が、前記周辺装置用ＦＩＦＯおよび前記切
り替え装置経由で、所望のプロセッサに対してデータを
転送する第３の工程と、 を含むことを特徴とするデータ転送方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002144872A JP4108371B2 (ja) | 2002-05-20 | 2002-05-20 | マルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002144872A JP4108371B2 (ja) | 2002-05-20 | 2002-05-20 | マルチプロセッサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003337805A true JP2003337805A (ja) | 2003-11-28 |
| JP4108371B2 JP4108371B2 (ja) | 2008-06-25 |
Family
ID=29704431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002144872A Expired - Fee Related JP4108371B2 (ja) | 2002-05-20 | 2002-05-20 | マルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4108371B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008018485A1 (fr) * | 2006-08-09 | 2008-02-14 | Nec Corporation | Commutateur pour une interconnexion, et système |
| US8165620B2 (en) | 2004-09-01 | 2012-04-24 | Hitachi, Ltd. | Radio communication apparatus with a bus dedicated to data transmission |
| US8914614B2 (en) | 2004-01-27 | 2014-12-16 | Robert Bosch Gmbh | Data gathering/data processing device for video/audio signals |
| US9875199B2 (en) | 2014-08-26 | 2018-01-23 | Ricoh Company, Ltd. | Data transfer control apparatus |
-
2002
- 2002-05-20 JP JP2002144872A patent/JP4108371B2/ja not_active Expired - Fee Related
Cited By (7)
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|---|---|---|---|---|
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| JPWO2008018485A1 (ja) * | 2006-08-09 | 2009-12-24 | 日本電気株式会社 | インターコネクション用スイッチおよびシステム |
| JP4998469B2 (ja) * | 2006-08-09 | 2012-08-15 | 日本電気株式会社 | インターコネクション用スイッチおよびシステム |
| US8615623B2 (en) | 2006-08-09 | 2013-12-24 | Nec Corporation | Internet connection switch and internet connection system |
| US9875199B2 (en) | 2014-08-26 | 2018-01-23 | Ricoh Company, Ltd. | Data transfer control apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4108371B2 (ja) | 2008-06-25 |
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