JP3178669B2 - スイッチ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、ルータ装置等にお
いて、マルチキャスト・セルをスイッチするスイッチ回
路に関する。
いて、マルチキャスト・セルをスイッチするスイッチ回
路に関する。
【０００２】
【従来の技術】図１は、ルータ装置を示すブロック図で
ある。図１において、ルータは、＃１から＃ｎ（ｎ≧
２）までの入力ポートをもち、また、同数の出力ポート
をもつ。ある入力ポートから入力されたセルは、入力バ
ッファ１を通りルーティング回路２へ送られる。
ある。図１において、ルータは、＃１から＃ｎ（ｎ≧
２）までの入力ポートをもち、また、同数の出力ポート
をもつ。ある入力ポートから入力されたセルは、入力バ
ッファ１を通りルーティング回路２へ送られる。
【０００３】ルーティング回路２では、送られてきたセ
ル内部のヘッダに含まれる情報をもとに、そのセルをど
の出力ポートに出力するか、つまり宛先情報を求め、セ
ルにその情報を付加してスイッチ回路３に出力する。
ル内部のヘッダに含まれる情報をもとに、そのセルをど
の出力ポートに出力するか、つまり宛先情報を求め、セ
ルにその情報を付加してスイッチ回路３に出力する。
【０００４】スイッチ回路３では、各々の入力ポートか
ら送られてきたセルの宛先情報をもとに、それぞれのセ
ルをどの出力ポートに割り当てるのか、つまりセルの出
力ポートへのアロケート（Allocate：割り当て）を行
い、各セルをアロケートされた出力バッファ４へ送る。
ら送られてきたセルの宛先情報をもとに、それぞれのセ
ルをどの出力ポートに割り当てるのか、つまりセルの出
力ポートへのアロケート（Allocate：割り当て）を行
い、各セルをアロケートされた出力バッファ４へ送る。
【０００５】最後に、セルは出力バッファ４を通り出力
ポートへ送り出される。通常、アロケート時にセル同士
の衝突（ブロッキング）が起こりうるため、スイッチ回
路はセルの衝突を回避するようにアロケートを行う必要
がある。
ポートへ送り出される。通常、アロケート時にセル同士
の衝突（ブロッキング）が起こりうるため、スイッチ回
路はセルの衝突を回避するようにアロケートを行う必要
がある。
【０００６】このルータ装置において、マルチキャスト
・セルをスイッチする場合、従来のスイッチ回路におい
ては、そのセルを複数のユニキャスト・セルに変換して
からスイッチしている。
・セルをスイッチする場合、従来のスイッチ回路におい
ては、そのセルを複数のユニキャスト・セルに変換して
からスイッチしている。
【０００７】図６は、従来のスイッチ回路のブロック図
を示すものである。従来のスイッチ回路においては、入
力ポート毎に設けられた中間バッファ１１の出力端子Ｄ
Ｏ、及び、その出力端子とスイッチ７を接続する信号の
分配は、中間バッファ１１の出力端子ＤＯはｎ系統（Ｄ
Ｏ［１：ｎ］）であり、スイッチ７の入力端子ＤＩｉｊ
（ｉ，ｊ＝１，２，３，．．．，ｎ）に対し、入力ポー
ト＃ｉ用の中間バッファ１１の出力端子ＤＯ［１：ｎ］
からの信号のうち、ｊ番目の系統ＤＯ［ｊ］が接続され
る。
を示すものである。従来のスイッチ回路においては、入
力ポート毎に設けられた中間バッファ１１の出力端子Ｄ
Ｏ、及び、その出力端子とスイッチ７を接続する信号の
分配は、中間バッファ１１の出力端子ＤＯはｎ系統（Ｄ
Ｏ［１：ｎ］）であり、スイッチ７の入力端子ＤＩｉｊ
（ｉ，ｊ＝１，２，３，．．．，ｎ）に対し、入力ポー
ト＃ｉ用の中間バッファ１１の出力端子ＤＯ［１：ｎ］
からの信号のうち、ｊ番目の系統ＤＯ［ｊ］が接続され
る。
【０００８】図７は、従来の中間バッファ１１を示すブ
ロック図である。中間バッファ１１は、ｎ個のＦＩＦＯ
１３、及び、いくつかの組み合わせゲートから構成され
る。ルーティング回路２から送られたセルのデータは、
宛先情報に従ってそれぞれのＦＩＦＯ１３に格納され
る。つまり、宛先が出力ポート＃ｉ及び＃ｊ（ｉ，ｊ＝
１，２，３，．．．，ｎ）であるセルのデータは、ｉ番
目及びｊ番目のＦＩＦＯ１３にそれぞれ格納される。出
力ポート＃ｉ、＃ｊ用のＦＩＦＯ１３は、それぞれＡＣ
Ｋ［ｉ］＝１、ＡＣＫ［ｊ］＝１のとき読み出される。
ロック図である。中間バッファ１１は、ｎ個のＦＩＦＯ
１３、及び、いくつかの組み合わせゲートから構成され
る。ルーティング回路２から送られたセルのデータは、
宛先情報に従ってそれぞれのＦＩＦＯ１３に格納され
る。つまり、宛先が出力ポート＃ｉ及び＃ｊ（ｉ，ｊ＝
１，２，３，．．．，ｎ）であるセルのデータは、ｉ番
目及びｊ番目のＦＩＦＯ１３にそれぞれ格納される。出
力ポート＃ｉ、＃ｊ用のＦＩＦＯ１３は、それぞれＡＣ
Ｋ［ｉ］＝１、ＡＣＫ［ｊ］＝１のとき読み出される。
【０００９】図８は、従来のアロケート回路１２の処理
フローを示しており、全部で２ｎ−１個のステップで構
成される。ステップｉ＋１（ｉ＝１，２，３，．．．，
ｎ）の代入式は、ステップｉの代入式が完了した後でな
ければ実行することができない。
フローを示しており、全部で２ｎ−１個のステップで構
成される。ステップｉ＋１（ｉ＝１，２，３，．．．，
ｎ）の代入式は、ステップｉの代入式が完了した後でな
ければ実行することができない。
【００１０】例えば、ステップ２に属するＡＣＫ［１］
［２］への代入は、ステップ１に属する（右辺の）ＡＣ
Ｋ［１］［１］への代入が完了しなければ、実行するこ
とができない。一方、同一ステップに属する代入式同士
は、互いに他とは独立、並行に実行することができる。
［２］への代入は、ステップ１に属する（右辺の）ＡＣ
Ｋ［１］［１］への代入が完了しなければ、実行するこ
とができない。一方、同一ステップに属する代入式同士
は、互いに他とは独立、並行に実行することができる。
【００１１】以下では、図９に記述されている、ｎ＝
３、ＲＥＱ［１］［１：３］＝０１１、ＲＥＱ［２］
［１：３］＝００１、ＲＥＱ［３］［１：３］＝１１
０、ＩＮＨ［１：３］＝０００の場合の例をもとにして
説明する（出力バッファ４へのデータ転送が禁止された
場合の動作は、本発明とは直接関係ないため、ＩＮＨ
［１：３］＝０００とする）。なお、入力ポート側のア
ロケートの優先順位は、高い方から順に１，２，
３，．．．，ｎ、出力側のアロケートの優先順位も、高
い方から順に１，２，３，．．．，ｎとする。
３、ＲＥＱ［１］［１：３］＝０１１、ＲＥＱ［２］
［１：３］＝００１、ＲＥＱ［３］［１：３］＝１１
０、ＩＮＨ［１：３］＝０００の場合の例をもとにして
説明する（出力バッファ４へのデータ転送が禁止された
場合の動作は、本発明とは直接関係ないため、ＩＮＨ
［１：３］＝０００とする）。なお、入力ポート側のア
ロケートの優先順位は、高い方から順に１，２，
３，．．．，ｎ、出力側のアロケートの優先順位も、高
い方から順に１，２，３，．．．，ｎとする。
【００１２】まず、ステップ１において、最優先順位を
もつ入力ポート＃１からのリクエスト＃１→＃１を受理
するか否かを判断するが、リクエストがないのでもちろ
ん受理しない。次にステップ２において、入力ポート＃
１から出力ポート＃２へのリクエスト、＃１→＃２を受
理するか否かが判断されるが、入力ポート＃１、およ
び、出力ポート＃２が共に未アロケートのため、同リク
エストは受理される。以下、処理フローに従って順次処
理を進める。ステップ５が終了した時点では、アロケー
トは図９の表のようになる。
もつ入力ポート＃１からのリクエスト＃１→＃１を受理
するか否かを判断するが、リクエストがないのでもちろ
ん受理しない。次にステップ２において、入力ポート＃
１から出力ポート＃２へのリクエスト、＃１→＃２を受
理するか否かが判断されるが、入力ポート＃１、およ
び、出力ポート＃２が共に未アロケートのため、同リク
エストは受理される。以下、処理フローに従って順次処
理を進める。ステップ５が終了した時点では、アロケー
トは図９の表のようになる。
【００１３】各入力ポート用の中間バッファ１１のＦＩ
ＦＯ１３は、空（empty）になるまで出力端子ＲＥＱ
［ｉ］へ値１を出力し続ける。従って、ＲＥＱ［ｉ］
（ｉ＝１，２，３，．．．，ｎ）の値が１でありながら
ＡＣＫ［ｉ］の値が０、つまりスイッチのリクエストを
したにもかかわらず受理されなかった場合は、次のステ
ップにおいて受理されたリクエストのＲＥＱ［ｉ］の値
が０となることにより受理されるようになる。
ＦＯ１３は、空（empty）になるまで出力端子ＲＥＱ
［ｉ］へ値１を出力し続ける。従って、ＲＥＱ［ｉ］
（ｉ＝１，２，３，．．．，ｎ）の値が１でありながら
ＡＣＫ［ｉ］の値が０、つまりスイッチのリクエストを
したにもかかわらず受理されなかった場合は、次のステ
ップにおいて受理されたリクエストのＲＥＱ［ｉ］の値
が０となることにより受理されるようになる。
【００１４】
【発明が解決しようとする課題】図６に示す従来のスイ
ッチ回路では、そのセルを複数のユニキャスト・セルに
変換してからスイッチしているために、それぞれのユニ
キャスト・セルを格納するためのＦＩＦＯ１３の数が多
くなり、また、アロケート回路１２の構成も複雑になっ
て、結果としてスイッチ回路を構成するゲート数が多く
なるという問題がある。すなわち、ポート数がｎの場
合、ＦＩＦＯ１３の総数はｎ２となり、回路を構成する
ゲート数も多くなるため、アロケート回路１２の処理フ
ローが複雑となる。
ッチ回路では、そのセルを複数のユニキャスト・セルに
変換してからスイッチしているために、それぞれのユニ
キャスト・セルを格納するためのＦＩＦＯ１３の数が多
くなり、また、アロケート回路１２の構成も複雑になっ
て、結果としてスイッチ回路を構成するゲート数が多く
なるという問題がある。すなわち、ポート数がｎの場
合、ＦＩＦＯ１３の総数はｎ２となり、回路を構成する
ゲート数も多くなるため、アロケート回路１２の処理フ
ローが複雑となる。
【００１５】また、図８に示されるように、ポート数ｎ
に対して、処理フローのステップ数は２ｎ−１ステップ
となり、アロケート処理に時間がかかり、処理の高速化
が困難である。さらに、ＦＩＦＯの数および処理フロー
のステップ数が多いので、拡張性にも乏しいという問題
がある。
に対して、処理フローのステップ数は２ｎ−１ステップ
となり、アロケート処理に時間がかかり、処理の高速化
が困難である。さらに、ＦＩＦＯの数および処理フロー
のステップ数が多いので、拡張性にも乏しいという問題
がある。
【００１６】本発明の目的は、構成をより簡単にしたス
イッチ回路を提供することにある。また、それに伴っ
て、アロケート処理時間を短縮し、処理の高速化を図る
ことにある。
イッチ回路を提供することにある。また、それに伴っ
て、アロケート処理時間を短縮し、処理の高速化を図る
ことにある。
【００１７】
【課題を解決するための手段】本発明は、スイッチ回路
において、マルチキャスト・セルをユニキャスト・セル
に変換することなくスイッチすることにより、ＦＩＦＯ
の個数を少なくし、また、アロケート回路の構成を簡単
にすることにより、結果としてスイッチ回路を構成する
ゲート数を少なくしたことを特徴とする。
において、マルチキャスト・セルをユニキャスト・セル
に変換することなくスイッチすることにより、ＦＩＦＯ
の個数を少なくし、また、アロケート回路の構成を簡単
にすることにより、結果としてスイッチ回路を構成する
ゲート数を少なくしたことを特徴とする。
【００１８】
【発明の実施の形態】図２は、本発明におけるスイッチ
回路３を示すブロック図である。本発明のスイッチ回路
３は、図６に示した従来のスイッチ回路と同様に、中間
バッファ５、アロケート回路６、及びスイッチ７から構
成されるが、中間バッファ５の構成及び中間バッファ５
とスイッチ７との接続関係が図６に示した従来技術とは
異なっている。
回路３を示すブロック図である。本発明のスイッチ回路
３は、図６に示した従来のスイッチ回路と同様に、中間
バッファ５、アロケート回路６、及びスイッチ７から構
成されるが、中間バッファ５の構成及び中間バッファ５
とスイッチ７との接続関係が図６に示した従来技術とは
異なっている。
【００１９】すなわち、入力ポート＃ｉ（ｉ＝１，２，
３，．．．，ｎ）の中間バッファ５は、それぞれスイッ
チ回路３の端子、ＤＩｉ、ＷＲｉ［１：ｎ］、ＩＮＨＩ
ｉを通し、ルーティング回路２と接続される。ルーティ
ング回路２は、端子ＤＩｉにセルのデータを出力する
際、端子ＷＲｉ［１：ｎ］に宛先情報を出力する。
３，．．．，ｎ）の中間バッファ５は、それぞれスイッ
チ回路３の端子、ＤＩｉ、ＷＲｉ［１：ｎ］、ＩＮＨＩ
ｉを通し、ルーティング回路２と接続される。ルーティ
ング回路２は、端子ＤＩｉにセルのデータを出力する
際、端子ＷＲｉ［１：ｎ］に宛先情報を出力する。
【００２０】ここでは、出力ポート＃ｋがそのセルのデ
ータの宛先である場合にＷＲｉ［ｋ］の値を０（Ｌｏ
ｗ）にすることとする。また、端子ＩＮＨＩｉの値が０
のとき、端子ＤＩｉ上のセルのデータ、端子ＷＲｉ
［１：ｎ］上の宛先情報が、ルーティング回路２から中
間バッファ５に転送されることとする。中間バッファ５
は、出力端子ＤＯからセルのデータをスイッチ７に出力
し、出力端子ＲＥＱからそのセルの宛先情報をアロケー
ト回路６に出力する。
ータの宛先である場合にＷＲｉ［ｋ］の値を０（Ｌｏ
ｗ）にすることとする。また、端子ＩＮＨＩｉの値が０
のとき、端子ＤＩｉ上のセルのデータ、端子ＷＲｉ
［１：ｎ］上の宛先情報が、ルーティング回路２から中
間バッファ５に転送されることとする。中間バッファ５
は、出力端子ＤＯからセルのデータをスイッチ７に出力
し、出力端子ＲＥＱからそのセルの宛先情報をアロケー
ト回路６に出力する。
【００２１】アロケート回路６は、入力端子ＲＥＱ
［１：ｎ］［１：ｎ］、ＩＮＨ［１：ｎ］の値をもと
に、アロケート計算を行い、出力端子ＡＣＫ［１：ｎ］
［１：ｎ］からアロケート結果を出力する。ここで、Ｉ
ＮＨ［ｉ］（ｉ＝１，２，３，．．．，ｎ）は、出力ポ
ート＃ｉ用の出力バッファ４へのデータ転送を禁止する
信号の入力端子である。
［１：ｎ］［１：ｎ］、ＩＮＨ［１：ｎ］の値をもと
に、アロケート計算を行い、出力端子ＡＣＫ［１：ｎ］
［１：ｎ］からアロケート結果を出力する。ここで、Ｉ
ＮＨ［ｉ］（ｉ＝１，２，３，．．．，ｎ）は、出力ポ
ート＃ｉ用の出力バッファ４へのデータ転送を禁止する
信号の入力端子である。
【００２２】ＳＥＬ［ｉ］［ｊ］＝１（ｉ，ｊ＝１，
２，３，．．．，ｎ）ならば、スイッチ７は、入力端子
ＤＩｉｊの入力値、すなわちセルのデータを、出力端子
ＤＯｊに出力するようにスイッチを行う。
２，３，．．．，ｎ）ならば、スイッチ７は、入力端子
ＤＩｉｊの入力値、すなわちセルのデータを、出力端子
ＤＯｊに出力するようにスイッチを行う。
【００２３】図３は、本発明における中間バッファ５を
示すブロック図である。本発明の中間バッファ５は、１
個のＦＩＦＯ（First In First Out）８、１個のセレク
タ９、１個のレジスタ１０、及び、いくつかの組み合わ
せゲートから構成される。
示すブロック図である。本発明の中間バッファ５は、１
個のＦＩＦＯ（First In First Out）８、１個のセレク
タ９、１個のレジスタ１０、及び、いくつかの組み合わ
せゲートから構成される。
【００２４】ルーティング回路２から送られたセルのデ
ータ、及び、宛先情報は、一旦ＦＩＦＯ８に格納され、
その後、レジスタ１０に転送される。出力端子ＲＥＱ
［１：ｎ］から宛先情報をアロケート回路６に対して出
力する。
ータ、及び、宛先情報は、一旦ＦＩＦＯ８に格納され、
その後、レジスタ１０に転送される。出力端子ＲＥＱ
［１：ｎ］から宛先情報をアロケート回路６に対して出
力する。
【００２５】レジスタ１０は、ＲＥＱ［１：ｎ］＝００
０．．．０の時はＦＩＦＯ８から新たなセルのデータと
宛先情報をロードし、ＲＥＱ［１：ｎ］≠０００．．．
０の時はＡＣＫ［１：ｎ］の論理否定とＲＥＱ［１：
ｎ］との論理積を新たな宛先情報としてロードし、セル
のデータは直前の値を保持する。
０．．．０の時はＦＩＦＯ８から新たなセルのデータと
宛先情報をロードし、ＲＥＱ［１：ｎ］≠０００．．．
０の時はＡＣＫ［１：ｎ］の論理否定とＲＥＱ［１：
ｎ］との論理積を新たな宛先情報としてロードし、セル
のデータは直前の値を保持する。
【００２６】これにより、ＲＥＱ［ｉ］（ｉ＝１，２，
３，．．．，ｎ）の値が１でありながらＡＣＫ［ｉ］の
値が０、つまりスイッチのリクエストをしたにもかかわ
らず受理されなかった場合は、受理されたリクエストを
取り下げた上で、受理されなかったリクエストを再度出
力する。
３，．．．，ｎ）の値が１でありながらＡＣＫ［ｉ］の
値が０、つまりスイッチのリクエストをしたにもかかわ
らず受理されなかった場合は、受理されたリクエストを
取り下げた上で、受理されなかったリクエストを再度出
力する。
【００２７】次に、本発明の動作について図面を参照し
ながら説明する。図４は、本発明のアロケート回路６の
処理フロー図を示すものであり、全部でｎ個のステップ
で構成される。ステップｉ＋１（ｉ＝１，２，
３，．．．，ｎ）の代入式は、ステップｉの代入式が完
了した後でなければ実行することができない。
ながら説明する。図４は、本発明のアロケート回路６の
処理フロー図を示すものであり、全部でｎ個のステップ
で構成される。ステップｉ＋１（ｉ＝１，２，
３，．．．，ｎ）の代入式は、ステップｉの代入式が完
了した後でなければ実行することができない。
【００２８】例えば、ステップ２に属するＡＣＫ［２］
［１］への代入は、ステップ１に属する（右辺の）ＡＣ
Ｋ［１］［１］への代入が完了しなければ、実行するこ
とができない。一方、同一ステップに属する代入式同士
は、互いに他とは独立、並行に実行することができる。
［１］への代入は、ステップ１に属する（右辺の）ＡＣ
Ｋ［１］［１］への代入が完了しなければ、実行するこ
とができない。一方、同一ステップに属する代入式同士
は、互いに他とは独立、並行に実行することができる。
【００２９】以下では、図５に記述されている、ｎ＝
３、ＲＥＱ［１］［１：３］＝０１１、ＲＥＱ［２］
［１：３］＝００１、ＲＥＱ［３］［１：３］＝１１
０、ＩＮＨ［１：３］＝０００の場合の例について説明
する。なお、出力バッファ４へのデータ転送が禁止され
た場合の動作は、本発明とは直接関係ないため、ＩＮＨ
［１：３］＝０００とする。また、入力ポート側のアロ
ケートの優先順位は、高い方から順に１，２，
３，．．．，ｎとする。
３、ＲＥＱ［１］［１：３］＝０１１、ＲＥＱ［２］
［１：３］＝００１、ＲＥＱ［３］［１：３］＝１１
０、ＩＮＨ［１：３］＝０００の場合の例について説明
する。なお、出力バッファ４へのデータ転送が禁止され
た場合の動作は、本発明とは直接関係ないため、ＩＮＨ
［１：３］＝０００とする。また、入力ポート側のアロ
ケートの優先順位は、高い方から順に１，２，
３，．．．，ｎとする。
【００３０】まず、ステップ１において、最優先順位を
もつ入力ポート＃１からのリクエスト、＃１→＃２、＃
１→＃３が受理される。次にステップ２において、入力
ポート＃２からのリクエスト、＃２→＃３を受理するか
どうか判断されるが、ステップ１において出力ポート＃
３はアロケート済み（＃１→＃３）のため、衝突を回避
するため、同リクエストは受理されない。
もつ入力ポート＃１からのリクエスト、＃１→＃２、＃
１→＃３が受理される。次にステップ２において、入力
ポート＃２からのリクエスト、＃２→＃３を受理するか
どうか判断されるが、ステップ１において出力ポート＃
３はアロケート済み（＃１→＃３）のため、衝突を回避
するため、同リクエストは受理されない。
【００３１】最後にステップ３において、入力ポート＃
３からのリクエスト、＃３→＃１、＃３→＃２を受理す
るかどうか判断されるが、ステップ１において出力ポー
ト＃２はアロケート済み（＃１→＃２）のため、同リク
エストは受理されず、一方、＃３→＃１のリクエスト
は、出力ポート＃１が未アロケートのため受理される。
３からのリクエスト、＃３→＃１、＃３→＃２を受理す
るかどうか判断されるが、ステップ１において出力ポー
ト＃２はアロケート済み（＃１→＃２）のため、同リク
エストは受理されず、一方、＃３→＃１のリクエスト
は、出力ポート＃１が未アロケートのため受理される。
【００３２】その後、入力ポート＃１の中間バッファ５
のレジスタ１０は、リクエストがすべて受理されたの
で、 ＲＥＱ［１：３］・（ｎｏｔ ＡＣＫ［１：３］） ＝０１１・（ｎｏｔ ０１１） ＝０１１・１００＝０００ が成り立ち、結果として、ＦＩＦＯ８から新しいデータ
を取り込み、出力端子ＲＥＱ［１：３］へ新たな値を出
力する。
のレジスタ１０は、リクエストがすべて受理されたの
で、 ＲＥＱ［１：３］・（ｎｏｔ ＡＣＫ［１：３］） ＝０１１・（ｎｏｔ ０１１） ＝０１１・１００＝０００ が成り立ち、結果として、ＦＩＦＯ８から新しいデータ
を取り込み、出力端子ＲＥＱ［１：３］へ新たな値を出
力する。
【００３３】一方、入力ポート＃２の中間バッファ５の
レジスタ１０は、出力ポート＃３へのリクエストが受理
されなかったため、 ＲＥＱ［１：３］・（ｎｏｔ ＡＣＫ［１：３］） ＝００１・（ｎｏｔ ０００） ＝００１・１１１＝００１ が成り立ち、結果として、ＦＩＦＯ８から新しいデータ
を取り込まずに、データを保持したまま、出力端子ＲＥ
Ｑ［１：３］に値００１を出力する。
レジスタ１０は、出力ポート＃３へのリクエストが受理
されなかったため、 ＲＥＱ［１：３］・（ｎｏｔ ＡＣＫ［１：３］） ＝００１・（ｎｏｔ ０００） ＝００１・１１１＝００１ が成り立ち、結果として、ＦＩＦＯ８から新しいデータ
を取り込まずに、データを保持したまま、出力端子ＲＥ
Ｑ［１：３］に値００１を出力する。
【００３４】同様に、入力ポート＃３の中間バッファ５
のレジスタ１０は、出力ポート＃２へのリクエストが受
理されなかったため、 ＲＥＱ［１：３］・（ｎｏｔ ＡＣＫ［１：３］） ＝１１０・（ｎｏｔ １００） ＝１１０・０１１＝０１０ が成り立ち、結果として、ＦＩＦＯ８から新しいデータ
を取り込まずに、データを保持したまま、出力端子ＲＥ
Ｑ［１：３］に値０１０を出力する。
のレジスタ１０は、出力ポート＃２へのリクエストが受
理されなかったため、 ＲＥＱ［１：３］・（ｎｏｔ ＡＣＫ［１：３］） ＝１１０・（ｎｏｔ １００） ＝１１０・０１１＝０１０ が成り立ち、結果として、ＦＩＦＯ８から新しいデータ
を取り込まずに、データを保持したまま、出力端子ＲＥ
Ｑ［１：３］に値０１０を出力する。
【００３５】
【発明の効果】本発明のスイッチ回路は、ＦＩＦＯの総
数はｎであり、セレクタやレジスタが追加されることを
差し引いても、回路を構成するゲート数を少なくするこ
とができ、構成を簡略化することができる。
数はｎであり、セレクタやレジスタが追加されることを
差し引いても、回路を構成するゲート数を少なくするこ
とができ、構成を簡略化することができる。
【００３６】また、アロケートの優先順位を、入力ポー
ト単位で設定してアロケート計算を行っているため、処
理フローのステップ数はｎとなり、そのステップ数を少
なくすることができるので、要処理時間の短縮化を図る
ことができる。
ト単位で設定してアロケート計算を行っているため、処
理フローのステップ数はｎとなり、そのステップ数を少
なくすることができるので、要処理時間の短縮化を図る
ことができる。
【図１】本発明が適用されるルータ装置の一例を示すブ
ロック図である。
ロック図である。
【図２】本発明におけるスイッチ回路を示すブロック図
である。
である。
【図３】本発明における中間バッファを示すブロック図
である。
である。
【図４】本発明におけるアロケート回路の動作を説明す
るためのフロー図である。
るためのフロー図である。
【図５】本発明におけるアロケート回路の具体的動作の
一例を説明するためのフロー図である。
一例を説明するためのフロー図である。
【図６】従来のスイッチ回路を示すブロック図である。
【図７】従来の中間バッファを示すブロック図である。
【図８】従来のアロケート回路の動作を説明するための
フロー図である。
フロー図である。
【図９】従来のアロケート回路の具体的動作の一例を説
明するためのフロー図である。
明するためのフロー図である。
１ 入力バッファ ２ ルーティング回路 ３ スイッチ回路 ４ 出力バッファ ５ 中間バッファ ６ アロケート回路 ７ スイッチ ８ ＦＩＦＯ ９ セレクタ １０ レジスタ １１ 中間バッファ １２ アロケート回路 １３ ＦＩＦＯ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/28 H04L 12/56
Claims (2)
- 【請求項１】 ｎ系統の入力ポート及び出力ポートと、
入力バッファ、ルーティング回路、スイッチ回路及び出
力バッファを備え、各々の入力ポートから入力されたセ
ルの宛先情報をもとにして、該セルを複数の出力ポート
に割り当てるマルチキャスト・セル・ルータ装置におい
て、 前記スイッチ回路は、 前記ルーティング回路から送られたセルのデータ及び宛
先情報を格納する１個のＦＩＦＯと、該ＦＩＦＯから転
送されたセルのデータと宛先情報を保持する１個のレジ
スタと、前記ＦＩＦＯに格納されているセルのデータと
前記レジスタに格納されているセルのデータの何れかを
選択して前記レジスタに転送するセレクタと、該セレク
タを制御するゲート回路とを、各入力ポート毎に有する
中間バッファと、 前記レジスタから前記宛先情報を入力し、アロケートの
優先順位を入力ポート単位で設定してアロケート計算を
行うアロケート回路と、 前記アロケート回路からのアロケート情報に基づいて前
記レジスタから入力したセルのデータを所定の出力ポー
トへ出力するように切り替えを行うスイッチと、 を備え、前記ゲート回路は、前記アロケート情報の論理否定と前
記レジスタに保持中の宛先情報との論理積を出力する論
理回路を備えており、前記論理積の値が全て論理“０”
のときは、前記ＦＩＦＯに格納されているセルのデータ
及び宛先情報を前記レジスタに新たにロードし、前記論
理積の値の中に１以上の論理“１”が含まれているとき
は、前記レジスタに対して、データとして前記レジスタ
に保持されているデータを、宛先情報として前記論理積
をロードするように前記セレクタに制御信号を出力する
ことを特徴とするスイッチ回路。 - 【請求項２】 前記レジスタは、前記アロケート情報の
論理否定と前記レジスタに保持中の宛先情報との論理積
の値の中に１以上の論理“１”が含まれているときは、
当該レジスタに対して、データとして当該レジスタに保
持されているデータを、宛先情報として前記論理積をロ
ードすることにより、受理されたリク エストを取り下げ
た上で、受理されなかったリクエストを再度出力するこ
とを特徴とする請求項１記載のスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12993698A JP3178669B2 (ja) | 1998-05-13 | 1998-05-13 | スイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12993698A JP3178669B2 (ja) | 1998-05-13 | 1998-05-13 | スイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11331273A JPH11331273A (ja) | 1999-11-30 |
| JP3178669B2 true JP3178669B2 (ja) | 2001-06-25 |
Family
ID=15022103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12993698A Expired - Fee Related JP3178669B2 (ja) | 1998-05-13 | 1998-05-13 | スイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3178669B2 (ja) |
-
1998
- 1998-05-13 JP JP12993698A patent/JP3178669B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11331273A (ja) | 1999-11-30 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |