JPS6364838B2 - - Google Patents

Description

【発明の詳細な説明】 この発明はリフレツシユ機能を内蔵したダイナ
ミツクRAMに対する制御回路に関するものであ
る。

ダイナミツクRAMはそのメモリを構成するセ
ルが小型化されるためダイナミツクRAMにおい
てはチツプ面積が小さくなりパツケージも小さく
なつてコンピユータを構成する上で優利であるた
め、近年大型コンピユータやパーソナルコンピユ
ータなどにダイナミツクRAMは広く使用されて
いる。ダイナミツクRAMはパツケージが小型化
されることによりその生産面から見るとパツケー
ジ価格が低下し、その製造費用を低減させること
が可能となる。一方使用面から見るとダイナミツ
クRAMを実装するプリント基板の面積が小型化
され、材料費が削減可能となり小型化された使用
し易い装置が実現可能となる。しかしダイナミツ
クRAMでは記憶内容が時間と共に遂次消去して
行くので、ダイナミツクRAMはその使用過程に
おいて一定周期内にリフレツシユ操作を行わせる
必要がある。このリフレツシユに際しては通常ダ
イナミツクRAMに対してアドレス信号を二回に
分割して送り込むことが必要である。これに伴つ
てダイナミツクRAMに対する制御回路において
はCPU（中央処理装置）からアドレス信号と読出
し信号或は書込信号が取り込まれ、これらの信号
に基づいて他の記憶装置に対する選択信号やダイ
ナミツクRAMに対するRAS信号（ロウアドレス
ストローブ信号）、CAS信号（コラムアドレスス
トロープ信号）或はWR信号（書込み信号）など
を発生するかなり複雑な構成の周辺制御回路が必
要とされる。

又CPUのアドレス信号を取り込んでこれを上
位桁側と下位桁側とで時分割してダイナミツク
RAMのアドレス端子に切換供給し、又時分割し
たアドレス線とカウンタの出力線を切換えるアド
レス切換回路を設けることが必要である。さらに
ダイナミツクRAMを一定周期でリフレツシユす
るためにクロツク発生回路と、このクロツク発生
回路のクロツクで駆動されるリフレツシユカウン
タも周辺回路の一つとして必要とされる。

このようにダイナミツクRAMの制御に必要な
基本的な周辺回路はその構成上制御回路の回路点
数を増加させ装置の小型化を阻害し、その製作費
用をも増加させることになる。このためにリフレ
ツシユ機能を内蔵したダイナミツクRAMが提案
されている。このようにリフレツシユ機能をダイ
ナミツクRAMに内蔵させた場合のダイナミツク
RAM制御回路の構成例を第１図に示す。

CPU１１のデータ端子ＤとダイナミツクRAM
１２のデータ端子Ｄ間はデータバス１３で直接接
続され、CPU１１のアドレス端子A₁，A₂に接続
されるアドレス線は上位桁アドレス線１４―１と
下位桁アドレス線１４―２に分割されてそれぞれ
アドレス切換回路１５の入力側に接続され、アド
レス切換回路１５の出力側からはアドレス線１６
がダイナミツクRAM１２のアドレス端子Ａに接
続される。

一方制御回路１７が設けられ、この制御回路１
７にはCPU１１の制御端子Ｃから制御バス１８
により制御信号が与えられ、又上位桁アドレス線
１４―１が分岐されたアドレスバス１９によりア
ドレス信号が制御回路１７に対して与えられる。
又タイミングカウンタ２０からはタイミング信号
線２１により制御回路１７に対してタイミング信
号が与えられる。このタイミングカウンタ２０は
クロツク発生回路２２から供給されるクロツクに
より駆動される。又タイミングカウンタ２０から
はリフレツシユ線２３を通じてダイナミツク
RAM１２のリフレツシユ端子RFに対してリフ
レツシユ信号が与えられる構成となつている。

一方ウエイト回路２５が設けられ、このウエイ
ト回路２５にはウエイト信号線２５によりタイミ
ングカウンタ２０からウエイト信号が与えられる
ように構成され、ウエイト回路２５はウエイト信
号を受けるとCPU１１のウエイト端子Ｗにウエ
イト線２６を通じてウエイト駆動信号を与えるよ
うに構成される。一方制御バス１８が分岐されて
制御線３０としてウエイト回路２４に接続されて
いる。

この方式ではCPU１１からダイナミツクRAM
１２に供給されるアドレス信号はアドレス切換回
路１５で二回に切換えて取り込まれ、リフレツシ
ユ操作時にはタイミングカウンタ２０からダイナ
ミツクRAM１２のリフレツシユ端子RFに対し
てリフレツシユ信号が与えられ、同時にウエイト
回路２４に対してウエイト信号が与えられ、ウエ
イト回路２４からCPU１１に対してウエイト駆
動信号が与えられる。このようにしてダイナミツ
クRAM１２に対してリフレツシユ動作が行われ
ている間はCPU１１の実行が中断される。

しかしこの提案されている方式ではアドレス信
号をアドレス切換回路１５で切換えてダイナミツ
クRAM１２に供給するためにアドレス切換回路
１５が必要であり、さらにウエイト回路２４、ク
ロツク発生回路２２及びタイミングカウンタ２０
が必要であつて周辺回路の構成が依然として複雑
であつて装置の小型化の実現が完全には行われな
い。

この発明は周辺回路の構成を大幅に簡略化し製
作費用を低減させ、且つ全体を小型化しCPUと
ダイナミツクRAMを簡単に接続可能とし、大容
量のダイナミツクRAMを小さな占有空間内で実
装可能とするダイナミツクRAM制御回路を提供
するものである。

この発明ではリフレツシユ機能を内蔵したダイ
ナミツクRAMに対する制御回路において、CPU
のアドレス線とRAMのアドレス端子とはアドレ
ス線により直接接続される。他方フリツプフロツ
プが設けられ、このフリツプフロツプはダイナミ
ツクRAMを使用している装置の命令によりセツ
トリセツトされ、セツト状態でダイナミツク
RAMにRAS信号を与えるように構成される。ダ
イナミツクRAMに対するCPUからの読出信号に
対応する信号及びフリツプフロツプのリセツト状
態を示す信号とでダイナミツクRAMのリフレツ
シユ端子に対してリフレツシユ信号を与える手段
が設けられている。

以下この発明のダイナミツクRAM制御回路を
その実施例に基づき図面を使用して詳細に説明す
る。

第２図に第１図と同一部分に対して同一符号を
付してその構成を示したのは、この発明のダイナ
ミツクRAM制御回路の実施例で、CPU１１とダ
イナミツクRAM１２の各データ端子Ｄ間はデー
タバス１３で直接接続され、CPU１１の下位桁
アドレス線１４―２がダイナミツクRAM１２の
アドレス端子Ａに直接接続される。この下位桁ア
ドレス線１４―２を通してダイナミツクRAM１
２に対する全アドレス信号がCPU１１から順次
取り込み可能な構成となつている。

CPU１１の上位桁アドレス線１４―１とCPU
１１の制御端子Ｃに接続される制御バス１８が制
御回路１７に導かれ、制御回路１７からはCAS
線（コラムアドレスストローブ線）４１がダイナ
ミツクRAM１２のコラムアドレスストローブ端
子CASに接続される。又制御回路１７からはWR
線４２がダイナミツクRAM１２の書込み信号端
子WRに接続される。又制御回路１７のCS線５
０（チツプ選択線）には他のメモリが接続され、
CS線５０に供給されるCS信号（チツプ選択信
号）により他のメモリが選択駆動されるような構
成となつている。

この発明ではフリツプフロツプ４３が設けら
れ、このフリツプフロツプ４３のクロツク端子
CKにはWR線４２から発せられるWR信号（書
込み信号）に同期してクロツク信号が供給される
ように制御回路１７のクロツク線４５が接続され
ている。フリツプフロツプ４３の出力端子はダイ
ナミツクRAM１２のRAS端子（ロウアドレスス
トローブ端子）RASに接続される。又AND回路
４６が設けられていて、このAND回路４６の一
方の入力端子には制御バス１８から分岐した伝送
線１８―RDによつてRD信号（読出し信号）が
反転して与えられ、AND回路４６の他方の入力
端子にはフリツプフロツプ４３の出力信号が反転
して与えられる。AND回路４６の出力端は必要
に応じて接続される分周器４８を介してダイナミ
ツクRAM１２のRFSH端子（リフレツシユ端
子）RFに接続される。

CPU１１の制御バス１８からは制御回路１７
に対して第３図に示すタイミングで図の１に示す
RD信号（読出し信号）及び３に示すWR信号
（書込み信号）が与えられている。なお第３図に
おいては２に示すアドレス信号以外の各信号はそ
の反転波形が図示されている。ダイナミツク
RAM１２の読出しモードにおいては第１の命令
Ｄ１に対応するWR信号に同期してフリツプフロ
ツプ４３のクロツク端子CKにクロツク線４５を
通じてクロツク信号が与えられ、フリツプフロツ
プ４３がセツトされ、これに対してダイナミツク
RAM１２のRAS端子の信号の論理値が“１”と
なり、アドレス信号の行信号が下位桁アドレス線
１４―２を介してダイナミツクRAMに取り込ま
れ、行アドレスとしてその内部回路にラツチされ
る。

第２の命令Ｄ２に対応してCAS線４１を通じ
て信号が与えられダイナミツクRAM１２のCAS
端子の信号の論理値が“１”となるとアドレス信
号の列信号が下位桁アドレス線１４―２を介して
ダイナミツクRAMに取り込まれ、列アドレスと
してその内部回路にラツチされる。同時に第２の
命令Ｄ２に対応してダイナミツクRAM１２の
CAS端子の信号の論理値が“１”となると、読
出しデータがダイナミツクRAM１２からデータ
バス１３を通つてCPU１１に移動して読出し動
作が開始される。この間においてはAND回路４
６の出力端子の信号の論理値は“０”となつてい
てダイナミツクRAM１２のリフレツシユ端子
RFの信号の論理値は“０”であり、ダイナミツ
クRAM１２に対してはリフレツシユ操作は行わ
れない。

第３の命令Ｄ３に対応して発せられるWR信号
によりフリツプフロツプ４３の出力端子の信号の
論理値が“０”となり、ダイナミツクRAM１２
のRAS端子の信号の論理値が“０”となつて内
部回路へのアドレス信号のラツチが解除される。
この時AND回路４６は伝送線１８―RDを通じて
与えられるRD信号を通過させるので、ダイナミ
ツクRAM１２のリフレツシユ端子RFには、RD
信号に対応したリフレツシユ信号が与えられ、ダ
イナミツクRAM１２に対してリフレツシユ操作
が行われる。ダイナミツクRAM１２のRFSH端
子に対してRD信号に対応したリフレツシユ信号
が与えられるとダイナミツクRAM１２内部に内
蔵されたカウンタがリフレツシユアドレスをカウ
ントして対応するアドレスに対してリフレツシユ
操作が行われる。一般的には２ｍsec間に128回も
しくは256回のリフレツシユ信号が与えられるよ
うに構成される。

AND回路４６とダイナミツクRAM１２の
RFSH端子RF間に接続される分周回路４８は例
えば1/4分周回路を使用し、リフレツシユ時間を
１／４にしてリフレツシユに必要な消費電力を減少
させるために使用する。

ダイナミツクRAM１２の書込みモードにおい
てもCPU１１の制御バス１８から制御回路１７
には第４図に示すタイミングで図の１のRD信号
及び３のWR信号が与えられている。なお第４図
においても２に示すアドレス信号以外の各信号は
その反転波形が図示されている。第１の命令Ｄ１
に対応する第１のWR信号に同期してフリツプフ
ロツプ４３にクロツク線４５を通じてクロツク信
号が与えられ、フリツプフロツプ４３がセツトさ
れ、これに対応してダイナミツクRAM１２の
RAS端子の信号の論理値が“１”となりCPU１
１からアドレス信号の行信号が行アドレスとして
ダイナミツクRAM１２に取り込まれ、その内部
回路にラツチされる。第２の命令Ｄ２に対応して
第２のWR信号が発せられ、同時にCAS線４４を
通じてダイナミツクRAM１２のCAS端子CASに
信号が与えられ、端子CASの信号の論理値が
“１”となり、アドレス信号の列信号がCPU１１
からダイナミツクRAM１２に取り込まれ列アド
レスとしてその内部回路にラツチされる。

同時に第２の命令Ｄ２に対応してダイナミツク
RAM１２に対して書込みデータがCPU１１から
移動して書込み動作が開始される。この間におい
てはAND回路４６の出力端子の信号の論理値は
“０”に保持されるのでダイナミツクRAM１２
のリフレツシユ端子RFの信号の理論論値は“０”
であつて、ダイナミツクRAM１２に対してはリ
フレツシユ操作は行われない。

第３の命令Ｄ３に対応して発せられるWR信号
に対応してクロツク線４５を通してフリツプフロ
ツプ４３のクロツク端子CKにクロツク信号が与
えられるとフリツプフロツプ４３の出力端子の信
号の理論値が“０”となり、ダイナミツクRAM
１２のRAS端子の信号の論理値が“０”となつ
てその内部回路へのアドレス信号のラツチが解除
される。この時AND回路４６は伝送線１８―RD
を通じて与えられるRD信号を通過させるのでダ
イナミツクRAM１２のリフレツシユ端子RFに
はRD信号に対応したリフレツシユ信号が与えら
れ、ダイナミツクRAM１２に対してリフレツシ
ユ操作が行われる。ダイナミツクRAM１２の
RFSH端子RFに対して、RD信号に対応したリフ
レツシユ信号が与えられるとダイナミツクRAM
１２内部に内蔵されたカウンタがリフレツシユア
ドレスをカウントして対応するアドレスに対して
リフレツシユ操作が行われる。

CS線５０には第３図６及び第４図６に示すよ
うなCS信号が供給され、他のメモリが選択駆動
されている。

このようにこの発明によるとダイナミツク
RAM１２に対する読み書き動作が行われていな
い時間においてリフレツシユ信号が発せられてダ
イナミツクRAM１２に対するリフレツシユ操作
が自動的に行われる。フリツプフロツプ４３と
AND回路４６、さらに必要に応じて分周回路４
８のみを周辺回路として増設することによつて
CPU１１とダイナミツクRAM１２とを制御回路
１７を介して簡単に接続してリフレツシユ動作を
自動的に行う制御回路が構成される。このように
してリフレツシユ動作を行わせる周辺回路の構成
が簡単に実現されるので、スタテツクRAMに代
えてダイナミツクRAMを用いることが可能とな
り、従来に比して例えば1/3の実装面積に対して
大容量のRAMを例えば４倍の集積度で実装する
ことが可能となる。ダイナミツクRAMはスタラ
ツクRAMに比してメモリ容量当りの単価が安い
ので、その製造費用も大幅に低減させることが可
能である。

なお実施例においてはフリツプフロツプ４３の
リセツト状態を示す信号とCPU１１からの読出
し信号自体を用いてダイナミツクRAM１２のリ
フレツシユ端子RFに対するリフレツシユ信号を
作成している。しかしCPU１１からの読出し信
号に対応する信号であれば読出し信号自体でなく
ても、例えばCS線５０から供給されるCS信号を
使用することも可能である。

以上詳細に説明したようにこの発明によると、
簡単な周辺回路構成でリフレツシユ機能を内蔵し
たダイナミツクRAMに対してリフレツシユ動作
を自動的に行わせることが可能なダイナミツク
RAM制御回路を提供し、CPUに対してダイナミ
ツクRAMを簡単に接続使用可能となる。このた
めにスタライツクRAMに代えてダイナミツク
RAMを使用することが可能となり、同一容量当
りのRAM面積を小さくすることが可能で製作費
用も大幅に低減される。

【図面の簡単な説明】

第１図は従来提案されているリフレツシユ機能
を内蔵したダイナミツクRAMに対する制御回路
の構成を示すブロツク図、第２図はこの発明のダ
イナミツクRAM制御回路の実施例の構成を示す
ブロツク図、第３図はこの発明のダイナミツク
RAM制御回路の実施例によるダイナミツク
RAMに対する読出し制御時の各部の信号波形
図、第４図はこの発明のダイナミツクRAM制御
回路の実施例によるダイナミツクRAMに対する
書込み制御時の各部の信号波形図、第５図はこの
発明のダイナミツクRAM制御回路の実施例にお
いてダイナミツクRAMに対する読出し書込み制
御が行われていない状態での各部の信号波形図で
ある。 １１：CPU、１２：ダイナミツクRAM、１
３：データバス、１４―１，１４―２，１６：ア
ドレス線、１５：アドレス切換回路、１７：制御
回路、１８：制御バス、１９：アドレスバス、２
０：タイミングカウンタ、２５：ウエイト回路、
４１：CAS線、４２：WR線、４３：フリツプフ
ロツプ、４６：AND回路、４８：分周器、５
０：CS線。

Claims (1)

【特許請求の範囲】
1. １ リフレツシユ機能を内蔵したダイナミツク
   RAMに対する制御回路において、CPUアドレス
   線とRAMのアドレス端子とを直接接続するアド
   レス線と、前記ダイナミツクRAMを使用してい
   る装置の命令によりセツトリセツトされ、このセ
   ツト状態において前記ダイナミツクRAMにRAS
   信号を与えるフリツプフロツプと、前記CPUか
   らの読出し信号に対応する信号及び前記フリツプ
   フロツプのリセツト状態を示す信号とで前記ダイ
   ナミツクRAMのリフレツシユ端子に対してリフ
   レツシユ信号を与える手段とを有するダイナミツ
   クRAM制御回路。