JPS6361494A

JPS6361494A - 差動増幅回路用レベル昇圧回路

Info

Publication number: JPS6361494A
Application number: JP61204893A
Authority: JP
Inventors: Toshio Takeshima; 竹島　俊夫
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-08-29
Filing date: 1986-08-29
Publication date: 1988-03-17
Anticipated expiration: 2013-08-27
Also published as: JP2792018B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はレベル昇圧回路に関し、特に半導体メモリに用
いられる差動増幅回路用レベル昇圧回路に関する。

（従来の技術）従来の半導体メモリの中で、特にメモリセルからビット
線に読み出された微小信号を接地レベルまたは供給電源
電圧レベルに増幅するレベル昇圧回路付感知増幅回路と
しては、伊藤他が電子材料１９８４年１１月号４３頁に
示したもの、および藤島他が電子通信学会論文誌１９８
２年３月号１５９頁に示したものがある。前者はチップ
が非選択の時にビット線のプリチャージレベルを供給電
源電圧（ＶＣ）レベルとする方式（以後簡単にＶＣプリ
チャージ方式という）、後者はチップが非選択の時にビ
ット線のプリチャージレベルを供給電源電圧の約半分（
ＶＣ／２）のレベルとする方式（以後簡単にＶＣ／２プ
リチャージ方式という）にレベル昇圧回路を適用したも
のである。

従来の、この種の半導体メモリの回路図を第７図に示し
、さらに、これの動作波形図を第８図に示す。ただし、
ここに示した従来例は伊藤他が示した回路構成の簡単な
レベル昇圧回路をＶＣ／２プリチャージ方式に用いたと
きのものである。

以下の説明は、ＭＩＳＦＥＴとしてＮチャネル形ＭＯ８
ＦＥＴを用いた場合を仮定し、その閾値電圧は特に明記
しない限りＶＴ（＞０）として行う。

まず、チップが非選択の状態では、ビット線ＢＯ，Ｂｌ
そしてセンス信号線ＳＥＯを電源電圧ＶＣの約半分のレ
ベルＶＢにプリチャージし、さらに、クロック信号線Ｐ
１を高レベル（ＶＰＩＩ）ＶＢ＋ＶＴ）に保ち、レベル
昇圧回路ＡＰ内の節点１，２もビット線ＢＯ，Ｂｌと同
レベルＶＢにプリチャージする。ただし、ビット線Ｂ　
Ｏ，Ｂｌとセンス信号線ＳＥＯのプリチャージ回路は、
ここでは省略している。

チップが選択されると、クロック信号線Ｐ１のｖ　ヘＡ
／をＶＰＩＩからＶＰ　１０　（ＶＢ　＋ｖ’ｒ：＞Ｖ
Ｐ　１０）ＶＴ　）に低くしてＭＯＳＦＥＴ　Ｔ３゜Ｔ
４を非導通とし、ビット線ＢＯ，Ｂｌと節点１．２との
電気的接続を断った後、ビット線ＢＯ。

Ｂｌ上にメモリセルＭｃＯ，ＭＣＩの中の１つから二値
情報が読み出される。第８図にはメモリセルＭＣＯから
“１１情報がビット線ＢＯ上に読み出された際の動作波
形を示している。

その後、センセ信号線ＳＥＯを接地レベルまで低くシて
フリップフロップ回路ＦＦを活性化し、ビット線ＢＯ，
Ｂｌ上に読み出された微小差信号を増幅する。すなわち
、ビット線ＢＯ，Ｂｌのうちそのレベルがより低い方の
ピッ）線Ｂ　１のレベルを接地レベルまで引き落す。こ
のとき、クロック信号線Ｐ１のレベルがＶＰＩＯ（ＶＢ
＋ＶＴ！り低くＶＴより高いレベル）であるので、ＭＯ
ＳＦＥＴ　　Ｔ３は非導通のままであるが、ＭＯＳＦＥ
Ｔ　　Ｔ４は導通状態となり節点２のレベルがビット線
Ｂ１と同電位（接地レベル）になる。ここで、クロック
信号線ＰＯを高レベルにして節点１０レベルをｖｌに昇
圧する。この昇圧レベルｖ１は、昇圧容量Ｃ１，Ｃ２の
大きさを００１節点１，２の寄生容量ＣＩＯ，Ｃ２０の
大きさをＣＯＯｌＭＯＣｏｏｌ　　Ｔｌ、Ｔ２のゲート
容量をＣＧ、クロック信号線ＰＯのレベル変化量を■Ｐ
Ｏとすると、となる。このときのビット線ＢＯのレベルＶＢＨはＭｌ
−ＶＴとなるが、このレベルＶＢＨを電源電圧ＶＣまで
引き上げる為には、ｖｐｏ＝ｖｃ。

ＶＢ＝ＶＣ／２とすると、ｖ　ｉ　−ｖ’ｒ＞ｖｃＣＯ＋ＣＯＯ−１（：Ｕ　　　　　Ｚさらに、ＶＣ／ＶＴ＝７と仮定すれば、となる。すなわ
ち、昇圧容量ＣＩ、Ｃ２は節点１゜２についている゛全
容量の１．８倍以上の大きさが必要である。この容量化
は、■Ｃ／■Ｔが小さい程、節点１，２の初期レベルＶ
Ｂが低い程大きくなる。

以上のような動作の後、チップが非選択になるとクロッ
ク信号線ＰＯを低レベル、クロック信号線Ｐ１を高レベ
ル（ＶＰＩＩ）にしてレベル昇圧回路ＡＰを非活性とす
る。さらに、センス信号線ＳＥＯとビット線ＢＯ，Ｂｌ
を初期レベルＶＢ（二ＶＣ／２）にプリチャージしてそ
の状態を保つ。このとき、クロック信号線Ｐ１は高レベ
ルであるのでＭＯＳＦＥＴ　　Ｔ３．Ｔ４が導通状態と
なり節点１，２はビット線ＢＯ，Ｂｌと同じレベル（Ｖ
Ｂ）になる。

（発明が解決しようとする問題点）半導体メモリの大容量化は、デバイスの微細化により達
成されてきている。これに伴い、デバイス特性の長期信
頼性を確保する為には供給電源電圧ＶＣも同時に低くす
る事が必須となる。

このような半導体メモリに上述したような従来の差動増
幅回路用レベル昇圧回路を用いると、電源電圧ＶＣの低
下に伴い昇圧容量ＣＩ、Ｃ２を急激に大きくしなければ
ならず、この為にレベル昇圧回路ＡＰのサイズが大きく
なり、結果としてチップ面積の増大を招くという重大な
欠点がある。

本発明の目的は、従来のものに比べて、よシ高性能で小
形化が可能な差動増幅回路用レベル昇圧回路を提供する
ことにある。

（問題点を解決するだめの手段）前述の問題点を解決し、上記目的を達成するために本発
明が提供する手段は、第１および第２のＭ　Ｉ　Ｓ　Ｆ
　ＥＴと、該第１および第２のＭＩＳＦＥＴのゲートに
それぞれのドレインが接続された第３および第４のＭＩ
ＳＦＥＴと、前記第１および第２のＭＩＳＦＥＴ３Ｔの
ゲートにそれぞれの一方の電極が接続された第４および
第２の昇圧容量とを備える差動増幅回路用レベル外圧回
路であって、前記第１および第２のＭＩＳＦＥＴを通し
て電荷を供給するための電荷供給線の電圧を動作時に使
用電源電圧ＶＣ又はそれに近い第１のレベルにし、非動
作時に該第１のレベルと接地電圧との中間の第２のレベ
ルにするととを特徴とする。

（作用）本発明の差動増幅回路用レベル昇圧回路は、前項で述べ
たように、第１および第２のＭＩＳＦＥＴを通して電荷
を供給するための電荷供給線の電圧をレベル昇圧回路動
作時に、中間レベルから高レベルに変化させる事で、こ
の第１および第２のＭＩＳＦＥＴのゲート容量をこれら
Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔのゲート電圧を昇圧するための
補助的な昇圧’４１ｆｋとして利用できるようになり、
この分、レベル昇圧回路の性能が良くなる。また、本来
の昇圧容量を小さくする事も可能であるので、このため
に、チップ面積を従来のものより小さくする事が可能に
なる。

（実施例）以下に、本発明の実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の回路図、第２図は第１図に
示す差動増幅回路用レベル昇圧回路の動作波形図である
。

第１図に示すレベル外圧回路と第７図に示す従来のレベ
ル昇圧回路ＡＰの構成上の相異点は、オフセットを含ん
だクロック信号を印加するための電荷供給線ＳＥＩを電
源線ＶＣに代えてＭＯ８ＦＥＴＴｌ、Ｔ２のドレインに
接続した点である。

第１図に示した本実施例の動作を第２図を参照して説明
する。

チップが選択されてクロック信号線ＰＯが高レベルにな
るまでは従来と同様である。ただし、電荷供給線ＳＥＩ
のレベルは中間レベル（ＶＳＯ）を保っている。従って
、節点１の電位がクロック信号線ＰＯによってｖｌに昇
圧され、ＭＯ８ＦＥＴＴ１が充分ｉ導通状態になるため
に、このときのビットｉＢＯのレベルはｖＳＯとなる。

また、節点１の昇圧レベルＶ１は従来と同様に式（１）
で示される。

この後、電荷供給＋１ＳＥ１のレベルを高レベルである
ｖＳｌにする。このとき、ＭＯ８ＦＥＴＴ１は導通状態
にあるので、そのゲート容量ＣＧを介して節点１０レベ
ルはさらに昇圧される。このレベルをＶｌｌとすると、Ｖ１１＝Ｖ１＋Δ■１となり、Ｍｌ　１）ＶＳ　１＋ＶＴの条件が満足されれ
ば、ビット線ＢＯのレベルはＶＳｌまで引き上げられる
。

ここで、ＶＳＯ＝ＶＣ／２．ＶＳ１＝ＶＣさらに、と仮定すると、式（１）、　（３）ｊすＶ１＝７／６−
ＶＣ。

ΔＶ１＝ＶＣ／９となシ、節点１のレベルが従来のレベ
ル昇圧回路のときよりも約１０％高くなる。

以上のような動作の後、チップが非選択になると従来と
同様、クロック信号線ＰＯを低レベル、クロック信号線
Ｐ１を高レベルにし、そして、ビット線ＢＯ，Ｂｌおよ
び節点１，２をバランスすると伴に、センス信号線５Ｆ
Ｊｏを初期レベルＶＢにプリチャージする。さらに電荷
供給線ＳＥ１を中間レベルＶＳＯにして、以後、この状
態を保つ。

このように、本実施例においては、レベル昇圧回路ＡＰ
を構成する電荷供給線ＳＥＩのレベルを、この回路動作
時に中間レベルｖＳＯから高レベル■Ｓ１に変化させる
ことにより、節点１のレベルを従来のものより高く昇圧
することができる。このため、本実施例のレベル昇圧回
路は従来のものに比べて高速動作が可能となる。また、
節点１のレベルを従来のものと同一レベルにすれば良い
のであれば昇圧容量Ｃ１，Ｃ２を小さくでき、チップ面
積を減少することも可能である。

第３図は本発明の他の実施例の回路図、第４図は第３図
に示すレベル昇圧回路の動作波形図である。

第３図に示す実施例と第１図に示す実施例の構造上の相
違点は、節点１，２のプリチャージ回路を設け、さらに
ＭＯＳＦＥＴ　　Ｔｌ、Ｔ２とビット線ＢＯ，Ｂｌとの
間にＭＯＳＦＥＴ　　Ｔ５．Ｔ６を挿入したところであ
る。このプリチャージ回路は２個のＭＯＳＦＥＴとクロ
ック信号線Ｐ２からなる。

本実施例のレベル昇圧回路は、まず、クロック信号線Ｐ
２を高レベルに保ち節点１，２をレベルｖ１０にプリチ
ャージする。このとき、クロック信号線ＰＯ，Ｐ３を低
レベルに保ちＭＯ８ＦＥＴＴ３．Ｔ４．Ｔ５．Ｔ６を非
導通状態とする。また、ビット線ＢＯ，ＢｌはレベルＶ
Ｂに、電荷供給線ＳＥＬはレベルｖＳＯにプリチャージ
する。

ただし、ここではこれらのプリチャージ回路は省略して
いる。

チップが選択されるとクロック信号線Ｐ２を低レベルと
し、さらにクロック信号４３Ｐ３を中間しベルｖＰ３と
する。ただし、ＶＴ＜ＶＦ６＜ＶＢ＋ＶＴであるために
ＭＯＳＦＥＴ　　Ｔ３．Ｔ４は非導通状態のままである
。

次に、メモリセルが選択されてビット線ＢＯ。

Ｂｌ上に二値情報が読み出されるとフリップフロップ回
路ＦＦを活性化し、より低いレベルのビット線（ここで
はＢｌ）を低レベルまで引き落す。

このとき、ＭＯＳＦＥＴ　　Ｔ４は導通状態となり、節
点２０レベルは低レベルになる。ここで、クロック信号
線ＰＯを高レベル（ＶＰＯ）にして節点１のレベルをＶ
ｌ’に昇圧した後、第１図の実施例と同様に電荷供給線
ＳＥ１のレベルをｖＳＯからｖＳｌに高くして節点１の
レベルをさらにｖ１１′１−Ｒｆ−圧し、ビット線ＢＯ
をレベルＶＳＩに引き上げる。このレベルＶｌ’、Ｖｌ
ｌ’は式（１）、　（３）においてＶＢをｖｌｏに置き
換えると計算でき、第１図の実施例に比較して節点１の
プリチャージレベルの差（ｖｌ　０−ＶＢ＞Ｏ）の分だ
け高くなる。

このため、より以上の高性能化または小形化が可能であ
る。

チップが非選択になると、クロック信号線ＰＯ９Ｐ３を
低レベルにしてＭＯＳＦＥＴ　　Ｔ３．Ｔ４゜Ｔ５．Ｔ
６を非導通状態とし、節点１，２とビット線ＢＯ，Ｂｌ
を初期のプリチャージレベルとする０第５図および第６図は本発明のさらに他の実施例の回路
図である。前記第１図および第３図の実施例との相違点
はＭＯＳＦＥＴ　　Ｔ３．Ｔ４のゲートとソースをたす
き掛けに交差接続してクロック信号線Ｐ１とＰ３をなく
した点である。こうすることにより、性能劣化なしに回
路配線の簡単化が可能になる。基本的な動作は第１図お
よび第３図の実施例と同様であるのでここでの説明は省
く。

さらに第３図と第６図の実施例においては、ＭＯＳＦＥ
Ｔ　　Ｔｌ、Ｔ２とＭＯＳＦＥＴ　　Ｔ５゜Ｔ６の配置
を逆にすることも可能である。すなわち、ＭＯＳＦＥＴ
　　Ｔ５．Ｔ６のソースを電荷供給線ＳＥＩに接続し、
ＭＯＳＦＥＴ　　Ｔｌ、Ｔ２のドレインをビット線ＢＯ
，Ｂｌにそれぞれ接続するような構成でも本発明の効果
は充分に得られる。

加えて、第１図と第３図の実施例において、クロック信
号線ＰＬ、Ｐ３のレベルをＶＴ−４３＋ＶＴの一定電圧
とし、駆動信号の簡単化を図ることも可能である。

また、第１図、第３図、第５図および第６図の実施例に
おいて、〜１０ｓＦＥＴ　　Ｔ３．Ｔ４はエンハンスメ
ント型に限られるものではなく、デプリーション型のＭ
ＯＳＦＥＴとすることも可能である。

なお、以上の説明は便宜上すべてＮチャネルＭＯ３ＦＥ
Ｔを使用した例により行ったが、本発明はＰチャネルＭ
Ｏ８ＦＥＴでも、また他のどのような絶縁ゲート型トラ
ンジスタでも本質的に同様に適用し得るものである。

（発明の効果）以上詳述したように本発明の差動増幅回路用レベル昇圧
回路は、高速かつ高性能化が可能であシ、また、従来の
ものと同程度の速度や性能を確保するのであれば、昇圧
容量は小さくてよく、その分小形化が可能であるという
効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は第１
図に示す差動増幅回路用レベル昇圧回路の動作波形図、
第３図は本発明の他の実施例を示す回路図、第４図は第
３図に示す差動増幅回路用レベル昇圧回路の動作波形図
、第５図および第６図はそれぞれ本発明の他の実施例を
示す回路図、第７図は従来の差動増幅回路用レベル昇圧
回路を含む半導体メモリの回路図、第８図は第７図に示
す半導体メモリの動作波形図である。図において、ＡＰはレベル昇圧回路、ＦＦはフリップフ
ロップ回路、ＭＣＯ，ＭＣＩはメモリセル、ＢＯ，Ｂｌ
はビット線、ＳＥＯはセンス信号線、ＳＤＩは電荷供給
線、ＰＯ，ＰＩ、Ｐ２．Ｐ３はクロック信号線、ｖｃＦ
′！、電源線、Ｃ１，Ｃ２は昇圧容量、ＣＩＯ，Ｃ２０
は節点の寄生容量、ＴＩ、Ｔ２．Ｔ３．Ｔ４．Ｔ５．Ｔ
６はｋＩＯ３Ｆ訂、ＶＢはビット線のプリチャージレベ
ルをそれぞれ示す。代理人　　弁理士　　本　庄　伸　介ＢＯ８１第１図第２図第３図第４図第５図第６図

Claims

【特許請求の範囲】

（１）第１および第２のＭＩＳＦＥＴと、該第１および
第２のＭＩＳＦＥＴのゲートにそれぞれのドレインが接
続された第３および第４のＭＩＳＦＥＴと、前記第１お
よび第２のＭＩＳＦＥＴのゲートにそれぞれの一方の電
極が接続された第１および第２の昇圧容量とを備える差
動増幅回路用レベル昇圧回路において、前記第１および第２のＭＩＳＦＥＴを通して電荷を供給
するための電荷供給線の電圧を動作時に使用電源電圧ま
たはそれに近い第１のレベルにし、非動作時に該第１の
レベルと接地電圧との中間の第２のレベルにすることを
特徴とする差動増幅回路用レベル昇圧回路。
（２）前記第１および第２のＭＩＳＦＥＴのソースが前
記第３および第４のＭＩＳＦＥＴのソースにそれぞれ接
続してあり、前記第１および第２のＭＩＳＦＥＴのドレ
インが前記電荷供給線に直接に接続してあることを特徴
とする特許請求の範囲第１項記載の差動増幅回路用レベ
ル昇圧回路。
（３）前記第１および第２のＭＩＳＦＥＴのソースが前
記第３および第４のＭＩＳＦＥＴのソースにそれぞれ接
続してあり、前記第１および第２のＭＩＳＦＥＴのドレインにそれぞ
れのソースが接続してあり前記電荷供給線にそれぞれの
ドレインが接続してあり前記第１および第２の昇圧容量
の他方の電極にそれぞれのゲートが接続してある第５お
よび第６のＭＩＳＦＥＴと、前記第１および第２のＭＩ
ＳＦＥＴのゲートを一定の電圧に充電する手段とを備え
ることを特徴とする特許請求の範囲第１項記載の差動増
幅回路用レベル昇圧回路。
（４）前記第１および第２のＭＩＳＦＥＴのドレインが
前記電荷供給線に直接に接続してあり、前記第１および
第２のＭＩＳＦＥＴのソースにそれぞれのドレインが接
続してあり前記第３および第４のＭＩＳＦＥＴのソース
にそれぞれのソースが接続してあり前記第１および第２
の昇圧容量の他方の電極にそれぞれのゲートが接続して
ある第７および第８のＭＩＳＦＥＴと、前記第１および
第２のＭＩＳＦＥＴのゲートを一定の電圧に充電する手
段とを備えることを特徴とする特許請求の範囲第１項記
載の差動増幅回路用レベル昇圧回路。
（５）前記第３および第４のＭＩＳＦＥＴのゲートが該
第４および第３のＭＩＳＦＥＴのソースにそれぞれ接続
してあることを特徴とする特許請求の範囲第２項、第３
項または第４項記載の差動増幅回路用レベル昇圧回路。
（６）前記第３および第４のＭＩＳＦＥＴのゲートに一
定の基準電圧を印加することを特徴とする特許請求の範
囲第２項、第３項または第４項記載の差動増幅回路用レ
ベル昇圧回路。
（７）前記第３および第４のＭＩＳＦＥＴのゲートにオ
フセットを含んだクロック信号を印加することを特徴と
する特許請求の範囲第２項記載の差動増幅回路用レベル
昇圧回路。
（８）前記第３および第４のＭＩＳＦＥＴのゲートにク
ロック信号を印加することを特徴とする特許請求の範囲
第３項または第４項記載の差動増幅回路用レベル昇圧回
路。