JPS6355866B2 - - Google Patents

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JPS6355866B2
JPS6355866B2 JP58005465A JP546583A JPS6355866B2 JP S6355866 B2 JPS6355866 B2 JP S6355866B2 JP 58005465 A JP58005465 A JP 58005465A JP 546583 A JP546583 A JP 546583A JP S6355866 B2 JPS6355866 B2 JP S6355866B2
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JP
Japan
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wiring board
outer diameter
welding base
metal cap
welding
Prior art date
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JP58005465A
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English (en)
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JPS59130447A (ja
Inventor
Yoshitaka Fukuoka
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
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Publication of JPS59130447A publication Critical patent/JPS59130447A/ja
Publication of JPS6355866B2 publication Critical patent/JPS6355866B2/ja
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched

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  • Engineering & Computer Science (AREA)
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  • General Physics & Mathematics (AREA)
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  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)
  • Optical Couplings Of Light Guides (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、アルミナ等の配線基板の周辺部に形
成されたリング状の溶接用基体上に金属製キヤツ
プを被せ、その周辺部にレーザビームを照射して
気密封止をはかる電子部品のパツケージ方法に関
する。
〔発明の技術的背景とその問題点〕
近年、電子部品の小型化、軽量化及び高信頼化
の要求が著しく高まつており、このような要求を
満足すべくアルミナセラミツク等の高密度多層配
線基板上にIC等の電子部品をチツプ状態で多数
塔載し、全体を気密封止する、所謂マルチチツプ
パツケージング技術が開発されている。マルチチ
ツプパツケージング工程における気密封止方法と
しては、従来エポキシ或いはプラスチツクによる
モールド手法があるが、これ等の手法は信頼性の
観点からするとあまり好ましくない。信頼性の高
い気密封止方法としては、ハンダ付け或いは低融
点ガラスによる手法があるが、特に高信頼性を要
求される場合は溶接法が有効であり、その1つと
してレーザ溶接法が開発されている。
レーザ溶接法では、第1図に示す如くアルミナ
セラミツク等の多層配線基板11上に電子的機能
要素であるICチツプ等のチツプ部品12を複数
個支持固定し、配線基板11上に予め接着固定さ
れたリング状の溶接用基体13上に金属製キヤツ
プ(長さL)14を被せる。そして、このマツチ
チツプパツケージをマイコン制御のX−Yテーブ
ル(図示せず)上に支持固定し、レーザビーム1
5のスポツト中心が金属製キヤツプ14の周辺に
沿つて動くようX−Yテーブルを移動せしめ、溶
接用基体13上に金属製キヤツプ14を溶接固定
することにより、上記マルチチツプパツケージを
気密封止している。なお、リング状の溶接用基体
13の幅Wはレーザビーム15のスポツト径Dよ
り多少広めに設定されている。
ところで、前記配線基板11としては、一般に
アルミナセラミツク等の基板上に導体ペースト及
び絶縁ペーストを交互に印刷乾燥焼成し、それを
繰り返すことによりある特定の回路機能を持たせ
た所謂厚膜回路基板、或いはアルミナセラミツク
等の基板上に薄膜導体パターンを形成し、絶縁体
としての厚膜ペーストを印刷乾燥焼成することに
より形成した所謂厚膜薄膜混成集積回路基板が用
いられる。そして、この種の配線基板11上に、
例えば基板11と略等しい熱膨張率を有するコバ
ール或いはFe/Ni42アロイ等の金属を金型プレ
ス若しくはエツチング等の手法によりリング状の
溶接用基板13を形成し接着固定している場合、
上記配線基板11及び溶接用基体13の外径寸法
はある一定の寸法誤差内(±0.05〜±0.1mm)に
入つており何等問題とならない。
しかしながら、前記配線基板11及びリング状
の溶接用基板13として次の(1)〜(3)のようなもの
を用いた場合、配線基板11及び溶接用基体13
の外径寸法に著しいバラツキ((配線基板11の
長さの〜±1.5%)を生じ、このバラツキが後述
する問題を引き起こす。
(1) 配線基板11としてグリーンシート(未焼結
のアルミナテープ)上に導体ペーストと絶縁体
ペーストとを交互に印刷乾燥して積層し、これ
を還元雰囲気炉で同時焼結(温度1500〜1600
℃)することにより特定の回路機能を持たせ
た、所謂グリーンシート印刷多層配線基板を用
いる。
(2) 配線基板11としてグリーンシートに金型プ
レス等により導通孔を形成し、その表面に導体
ペーストを印刷乾燥し、これを複数枚積層加圧
して還元雰囲気炉で同時焼結することにより特
定の回路機能を持たせた、所謂グリーンシート
積層多層配線基板を用いる。
(3) 溶接用基体13として、配線基板11と略等
しい熱膨張率を有するコバール或いはFe/
Ni42アロイ等の金属を用い、これを高融点ロ
ー材であるAgロー等の接着剤シートを介し還
元雰囲気炉で焼成(温度800〜1000℃)するこ
とにより配線基板11上に接着固定する。
このような配線基板11及び溶接用基体13を
用い、さらに配線基板11と略等しい熱膨張率を
有するコバール或いはFe/Ni42アロイ等の金属
板を金型プレスにより形成し、その外径がある一
定の寸法精度内(±0.05〜±0.1mm)に収まつて
いる金属製キヤツプ14を溶接用基体13上に被
せ、前述した如くレーザビーム15による溶接を
行う場合、配線基板11の焼結工程における熱収
縮が大き過ぎたり小さ過ぎたりして、レーザビー
ム15のスポツトが溶接用基体13の内周端或い
は外周端をはみ出す虞れがある。すなわち、上記
熱収縮が大き過ぎて配線基板11及び溶接用基体
13の外径寸法が設計値に対して小さ目に出来上
がつてしまうと、第2図aに示す如くレーザビー
ム15はリング状の溶接用基体13及び金属製キ
ヤツプ14のみならず配線基板11の表面にまで
も照射されることになる。この場合、配線基板1
1の表面近傍に存在する導体パターンや絶縁層等
が、レーザビーム照射により溶融してしまう。一
方、前記熱収縮が小さ過ぎて配線基板11及び溶
接用基体13の外径寸法が設計値に対して大き目
に出来上がつてしまうと、第2図bに示す如くレ
ーザビーム15が照射された照射スポツト領域に
おける金属製キヤツプ14の下部に、溶接用基体
13が存在しない部分が生じる。この場合、レー
ザビーム照射により発生する熱が溶接用基体13
に十分伝導されなくなり、溶接不良や気密封止不
良を引き起こしてしまう。
上述した問題は、マルチチツプパツケージの気
密封止工程での製造歩留りを著しく低下させ、ひ
いては製造コストの増大を招いた。
〔発明の目的〕
本発明の目的は、マルチチツプパツケージ用の
配線基板及びその周辺部に形成されたリング状の
溶接用基体の外径寸法に、その焼結工程での熱収
縮によりかなりのバラツキが生じても何等問題な
く、レーザビーム照射による金属製キヤツプと溶
接用基体との溶接固定により、マルチチツプパツ
ケージを完全に気密封止することができ、かつそ
の製造歩留り向上及び製造コストの低減をはかり
得る電子部品のパツケージ方法を得供することに
ある。
〔発明の概要〕
本発明の骨子は、リング状の溶接用基体の幅に
余裕を持たせ、配線基板及び溶接用基体の外径寸
法バラツキに起因するレーザビームスポツトの上
記溶接用基体の内周端及び外周端からのはみ出し
を防止することにある。
すなわち本発明は、焼結工程での熱収縮により
外径寸法にバラツキの生じる配線基板上に電子的
機能要素である少なくとも1個のチツプ部品を支
持固定したのち、予め配線基板の周辺部に形成さ
れたリング状の溶接用基体上にチツプ部品を気密
封止するための金属製キヤツプを被せ、溶接用基
体及び金属製キヤツプの周辺部にレーザビームを
照射し、金属製キヤツプを溶接用基体に溶接固定
して上記チツプ部品を気密封止する電子部品のパ
ツケージ方法において、上記金属製キヤツプの外
径寸法をL、上記レーザビームのスポツト径を
D、上記配線基板の焼結工程での熱収縮による配
線基板外径寸法の設計値に対する焼結後の外径寸
法ジツタをY〔%〕とするとき、上記溶接用基体
の外径寸法L方向の幅Wを、 W≧(2YL/100)+D ……(1) に設定するようにした方法である。
〔発明の効果〕
本発明によれば、マルチチツプパツケージ用の
配線基板の外径寸法及びリング状の溶接用基体の
外径寸法が設計値に対して大き目或いは小さ目に
形成されたとしても、配線基板表面の導体パター
ンや絶縁層等を破壊することなく、また溶接不良
や気密封止不良を招くことなく、レーザビーム照
射によりマルチチツプパツケージを確実に気密封
止することができる。したがつて、マルチチツプ
パツケージの製造歩留り向上及び製造コストの大
幅な低減をはかり得る。また、従来方法に比して
リング状の溶接用基体の幅Wを前記第1式で規定
される値に設定するのみでよく、極めて容易に実
現し得る等の利点がある。
〔発明の実施例〕
第3図a,bは本発明の一実施例方法を説明す
るためのもので、第3図aはマルチチツプパツケ
ージの全体構成を示す平面図、第3図bは同図a
の矢視A−A断面図である。図中31はマルチチ
ツプパツケージ用の配線基板であり、この基板1
1はグリーンシート印刷多層配線板やグリーンシ
ート積層多層配線板等から形成される。配線基板
31上には、ICチツプ等のチツプ部品(図示せ
ず)が支持固定されると共に、矩形リング状の溶
接用基体(ウエルドリング)33が接着固定され
る。溶接用基体33は、配線基板11と略等しい
熱膨張率を有するコバールやFe/Ni42アロイ等
の金属からなるもので、Agロー等の接着剤シー
トを介して還元雰囲気炉で焼成することにより配
線基板31上に固定される。配線基板31の焼結
工程後、溶接用基体33上には、該基体33と同
一部材からなる金属製キヤツプ34が被せられ
る。金属製キヤツプ34の外径寸法は、上記焼結
工程後における溶接用基体33の内径寸法及び外
径寸法の各設計値の中間に規定されている。ま
た、レーザビーム35はその照射点におけるスポ
ツト中心が、金属製キヤツプ34の端部に一致し
た状態で、溶接用基体33及び金属製キヤツプ3
4に照射されるものとなつている。
ところで、本実施例が従来と異なる点は前記溶
接用基体33の幅をある一定値以上に設定したこ
とであり、この幅Wは前記第1式で定義される如
くW≧(2YL/100+D)に設定、例えばW=
(2YL/100+D)に設定される。ただし、Lは金
属製キヤツプ44の長辺方向の外径寸法である。
前記第3図a,bに示す構成において、配線基
板31及び溶接用基体33の外径寸法が焼結工程
を経ることにより、設計値に対して最大に小さく
なる方に変化した場合、溶接用基体33はyL(た
だしy=Y/100)だけ内方向に移動する。この
とき、レーザビーム35が溶接用基体33の外周
端をはみ出さないようにするためには、第4図a
に示す如く金属製キヤツプ34の端部と設計値通
りの溶接用基体33の外周端との距離W1を、 W1≧yL+D/2 ……(2) にする必要がある。また、配線基板31及び溶接
用基体33の外径寸法が設計値に対して最大に大
きくなる方に変化した場合、溶接用基体33は
yLだけ外方向に移動する。このとき、レーザビ
ーム35が溶接用基体33の内周端をはみ出さな
いようにするためには、第4図bに示す如く金属
製キヤツプ34の端部と設計値通りの溶接用基体
33の内周端との距離W2を、 W2≧yL+D/2 ……(3) にすればよい。したがつて、溶接用基体33の幅
Wを、 W=W1+W2≦2yL+D ……(4) に設定した本実施例では、配線基板31及び溶接
用基体33の外径寸法にバラツキが生じても、レ
ーザビーム35が溶接用基体33の内周端或いは
外周端をはみ出す等の不都合はない。
なお、上記第4式において(2yL+D)は外径
寸法L方向の溶接用基体33の幅、つまり溶接用
基体33の短辺側に要求される最小幅を示してい
るが、溶接用基体33の長辺側に要求される最小
幅は、金属製キヤツプ34の短辺方向の外径寸法
をL′とすると(2yL′+D)となる。ここでL>
L′であることから前記第4式で定義される幅W
は、 W>2yL′+D となり、溶接用基体33の短辺側についても十分
満足できる値となる。
このように本実施例方法によれば、配線基板3
1及び溶接用基体33の外径寸法が、焼結工程を
経ることにより設計値に対し最大に小さい方に変
化しても、前記第4図aに示す如くレーザビーム
35による配線基板31表面の損傷を招くことな
く、金属製キヤツプ34を溶接用基体33に溶接
することができる。また、上記外径寸法が設計値
に対して最大に大きい方に変化しても、前記第4
図bに示す如くレーザビーム35の熱は金属製キ
ヤツプ34及び溶接用基体33に十分良好に伝導
することになり、溶接不良や気密封止不良等の事
故を確実に防止することができる。したがつて、
マルチチツプパツケージの製造歩留り向上及び製
造コストの低減をはかり得る。
なお、本発明は上述した実施例に限定されるも
のではない。例えば、前記溶接用基体の幅はその
短辺側及び長辺側共に同一とする必要はなく、そ
れぞれ前記金属製キヤツプの外径寸法方向の幅が
前記第1式で定義される値であればよい。また、
溶接用基体及び金属製キヤツプは、矩形に限るも
のではなく、正方形或いは円形であつてもよい。
さらに、各部の部材は何ら実施例に限定されるも
のではなく、仕様に応じて適宜変更可能である。
その他、本発明の要旨を逸脱しない範囲で、種々
変形して実施することができる。
【図面の簡単な説明】
第1図はマルチチツプパツケージング技術にお
ける従来のレーザ溶接法を説明するための断面
図、第2図a,bは上記従来方法の問題点を説明
するための要部拡大断面図、第3図a,bは本発
明の一実施例を説明するためのもので第3図aは
平面図、第3図bは同図aの矢視A−A断面図、
第4図a,bは上記実施例の作用を説明するため
の拡大断面図である。 11,31……配線基板、12……チツプ部
品、13,33……溶接用基体、14,34……
金属製キヤツプ、15,35……レーザビーム。

Claims (1)

  1. 【特許請求の範囲】 1 焼結工程での熱収縮により外径寸法にバラツ
    キの生じる配線基板上に電子的機能要素である少
    なくとも1個のチツプ部品を支持固定したのち、
    予め上記配線基板の周辺部に形成されたリング状
    の溶接用基体上に上記チツプ部品を気密封止する
    ための金属製キヤツプを載せ、上記溶接用基体及
    び金属製キヤツプの周辺部にレーザビームを照射
    し、金属製キヤツプを溶接用基体に溶接固定して
    上記チツプ部品を気密封止する電子部品のパツケ
    ージ方法において、前記金属製キヤツプの外径寸
    法をL、前記レーザビームのスポツト径をD、前
    記配線基板の焼結工程での熱収縮による配線基板
    外径寸法の設計値に対する焼結後の外径寸法ジツ
    タをY〔%〕とするとき、前記溶接用基体の上記
    外径寸法L方向の幅Wを、 W≧(2YL/100)+D に設定したことを特徴とする電子部品のパツケー
    ジ方法。 2 前記配線基板として、グリーンシート上に導
    体ペーストと絶縁体ペーストとを交互に印刷乾燥
    して積層し、これを還元雰囲気炉で焼結したもの
    を用いることを特徴とする特許請求の範囲第1項
    記載の電子部品のパツケージ方法。 3 前記配線基板として、グリーンシートに金型
    プレスにより導通孔を形成し、かつ該グリーンシ
    ート上に導体ペーストを印刷乾燥し、これを複数
    枚積層加圧して還元雰囲気炉で焼結したものを用
    いることを特徴とする特許請求の範囲第1項記載
    の電子部品のパツケージ方法。 4 前記リング状の溶接用基体として、前記配線
    基板と略等しい熱膨張率を有するコバール或いは
    Fe/Ni42アロイ等の金属性基体を用い、この基
    体を高融点ロー材からなる接着剤シートを介して
    上記配線基板の周辺部に接着固定することを特徴
    とする特許請求の範囲第1項記載の電子部品のパ
    ツケージ方法。 5 前記配線基板の外径寸法の設計値に対する焼
    結後の外径寸法ジツタYが±0.2〜±1.5〔%〕で
    あることを特徴とする特許請求の範囲第1項記載
    の電子部品のパツケージ方法。
JP58005465A 1983-01-17 1983-01-17 電子部品のパツケ−ジ方法 Granted JPS59130447A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
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JPH0537057U (ja) * 1991-10-22 1993-05-21 フラツト合成株式会社 さけます孵化槽用下網

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Publication number Priority date Publication date Assignee Title
JPS6435938A (en) * 1987-07-30 1989-02-07 Toshiba Corp Method of hermetically sealing image sensing element module
US8335050B2 (en) 2007-04-03 2012-12-18 Hitachi Global Storage Technologies, Netherlands B.V. Disk drive with a solder preform hermetic seal

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0537057U (ja) * 1991-10-22 1993-05-21 フラツト合成株式会社 さけます孵化槽用下網

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