JPS6354770A - Ｍｏｓ型半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、ゲート構造に特徴を有するＭＯＳＯ３型半導
体装置する。

（従来の技術） 従来一般に使用されているＭＯＳ型半導体１の所面溝造
を第１４図に示ず。ソース１２、ドレイン１２′間には
さまれたチャネル部１１の表面にゲート絶縁膜１３を介
してゲート電極１４が形成された構造となっている。こ
のよう’、Ｋ　ｈ”４　造の〜１０Ｓトランジスタのし
きい値電圧■１１１のチャネル長しに対する依存性はｇ
５１５図に示すような特性図として表わされる。

すなわち、チャネル長りがある長さくこれをＬ　　とす
る。）より短くなると、しきい値電圧＋１１１ｎ ■１１１は低下する。この現象は短チヤネル効果による
しきい（ＩｆＮ７Ｈ圧の低下として知られている。

第１６および第１７図は、ｎヂャネルＭＯＳトランジス
ウのソース・トレイン間のポテンシャルφの分布を示し
た特性図であって、第１６図はグー１へ長が長い場合を
、第１７図はゲート長が短い場合をそれぞれ示している
。第１７図の場合には上述した短チヤネル効果によるし
きい値電圧低下が生じている。なお図中の点線はドレイ
ン電圧ｖ（、、ｉｏｖの場合を、実線は５■の場合をそ
れぞれ示したもので、ゲート電極にはゲート電几は印加
されていない。チ１？ネル長が［−より良い揚ｆｉｌｎ 合には、チ１？ネル内のポテンシャルの最小値φ　・　
はドレイン電圧ＶＤの印加のイｊ無にかかり１１１ｎ らず一定である（第１６図）。したがってしきい値電圧
Ｖ　はポテンシャルの最小値φ　、によつＴｌｌ　　　
　　　　　　　　　　ｍ＋ｎて決っている。

しかし、第１７図に見られるように、チＩノネルＱがＬ
　、　より短くなるとポテンシャルの最小１「１＋１１
１ｎ φ　・　がＶ、−０の場合（φ□ｉ、、１）とＶ、＝＋
１１１ｎ ５Ｖの場合（φ　、　、２）とで異なり、ｖ、　−１ｎ ５Ｖではチャネルがより反転しやすい状態となるため、
しぎい値電圧ＶＴｌ＋が低下し、第１５図に示したよう
なチャネル長依存性が現れることになる。

したがって、トランジスタのチャネル長を’　ｍｉｎよ
り短くした集積回路は、回路の動作特性に対する信頼性
を著しく低下させることになるため実際上製造が不可能
である。

このＪ：うな制限は集積回路の集積度を高める点からも
、また集積回路の高速化を図る点からも大きな障害とな
っている。

（発明が解決しようとする問題点） このように、従来の構造のＭＯＳ型半Ｉ｛Ａ装置ではチ
ャネル長が一定限度以下になると、類チャネル効果が発
生し、動作特性に対ザるｆＳ頼性を著しく低ドさせるた
め集積度を一定限度以上に高めることができず、また高
速化も制限を受けるという欠点がある。そこで本発明は
このＪ：うな短チヤネル効果を抑制し、集積度を上げる
ことのできるＭＯＳ型半導体装置を提供することを目的
とする。

〔発明の構成〕

（問題点を解決するための手段） 本発明では同一のゲート絶縁膜上に第１のゲート電極と
第２のゲート電極とを所定の間隔だ（）離間さＵ隣接し
て設け、第１のゲート“ＩＢ律への信Ｌシー人力の遮Ｆ
ｌｉ　１１５１こｄ３いて第１のゲート電極と第２のゲ
ート電極との間に電位差が生じるようにバイアスする手
段を設【ノたことを特徴としている。

（作　用） ドレイン近傍に設けた第２のゲート電極に電圧が印加さ
れることににす、チャネル内のポテンシャルへのドレイ
ン重重の影響が少なくなり、しきいｌｅａ　°＋ｑ圧の
低下が抑制される。

（実施例） 以下本発明をｎチャネルトランジスタに適用した場合の
実施例を図面に基づいて詳細に説明する。

第１図〜第４図は本発明の第１の実圧例を示したしので
、第１図はそのグーＩ・部分の断面図を、第２図はその
等価回路を、第３図はバイアス印加手段の一例の等浦回
路を、第４図はその平面図をそれぞれ示したものである
。

ソース２２とドレイン２３との間に介在するチャネル２
１の表面にはゲート絶縁膜２４が形成されている。この
ゲート絶縁膜２４の上部に第１のゲート電極２５と第２
のゲート電極２６とを所定の間隔たり隙間させ、隣接し
て設け、この２つのゲート電極の間を絶縁するために絶
縁膜２７を介在させる。

第２図に承り電気的等価回路において、第１のゲート４
．Ｈ櫛■ｃ１へ電圧が印加されていない、すなわち入力
信号が無い場合には、第２のゲート電極ＶＧ２へ（よ例
えば−０，５Ｖのバイアス電圧が印加されるように構成
しておく。そして第１のゲート電ｈｖ。１へ入力信号が
印加された場合には、第２のゲート電極ｖＧ２へＩＪ第
１のゲート電極■Ｇｌとほぼ等しい電Ｊｌがバイアスさ
れるＪ：うにする。

このようなバイアス巣作を満足さ［るためには、第３図
に示すように、第１のゲート電極■。１と第２のゲート
電樺Ｖ６２との間に抵抗Ｒ１を、第２のゲート電極Ｖ。

２と負の電源線−■、との間に抵抗１？２をそれぞれ挿
入して接続し、Ｒ，、＞Ｒ１となるように抵抗値を設定
しておく。

例えばＲ１＝ｌＫΩ、Ｒ２＝ＩＭＯとなるようにしく　
Ｊ３けば良い。第１のゲート電極Ｖ６１に信号が人力し
ない場合、すなわち■ｃ−ＯＶにおいては、Ｖ６．、＝
−Ｖ。Ｒ１／　（Ｒ，＋Ｒ２）’ｒ−Ｖ。

ｒ＜１／ｆ＜２となる。また入力信号が印加されＶ６・
・Ｖ６となった場合ＣＧｉ、ｖ６２＝（Ｒ２■６−Ｒ，
Ｖ、）／　（Ｒ，＋Ｊ、）’＝Ｖ６．！：なる。

なＪ３敗抵抗、ｌ’＜２は、多結晶シリコンをバク一ニ
ングすることにより形成することかできる。

第１図はこのような多結晶シリ］ン抵抗を０するＭＯＳ
ｔ−ランジスウをＲ２はそれぞれ符ｇ、　２８　＋２９
として示されている。ソース領域２２はコンタクト孔３
０にＪ、す、ドレイン領域２３は」ンタクト孔３１によ
り引出され、第１のゲート電極２５はコンタク１−孔３
２によりＶ。と接続され、また１氏り’ｃ　ｒ＜　２の
一＋Ｈはコンタクト了し３３において負の電源線に接続
される。

次に本発明の第２の実施例を第５図〜第８図を参照して
説明する。

第５図は本実施例の断面構成図、第６図はその電気同等
１ｔｌｌｉ回路図、第７図はその平面図をそれぞれ足し
ている。

本実施例の構造では、ドレイン４３が第１のグー１べ市
１４！４５と第２のゲート電極４６との境界にある絶縁
膜４７の下にまで入り込んでいる点と、第２のゲート電
極４６が常に基板４０と同電位に固定されている１スと
が特徴である。すなわち、第２のゲート電（々４Ｇを基
板と同電位にするため、第２のゲートｆｆ１ｉ４６はコ
ンタクト孔５１により基板４０と接続される。

第８図は第７図の実施例の変形例で・あって、第１のゲ
ート電極４５を取囲むように絶縁膜４７′および第２の
ゲート電極４６′を形成している点が異なる。

このＪ、うにすることにより、ゲート両側におけるしき
い値低下を押えることができる。

次に第３の実施例を第９図Ｊ３　Ｊ：び第１０図に基づ
いて説明する。第９図はその断面ＷＩ造図を、第１０図
は平面図をそれぞれ示したものである。

本実施例の場合には、第２のゲート電極６６が第１のゲ
ート電極６５の周囲を囲み、ソース６２はコンタクト孔
６８を介してアルミニウム配線６つによりソース６２と
接続されており、また第２のゲート？ｆｉ…６６はソー
ス６２と同電位になっている。基板６０内のチャネル６
２上にグー１〜絶縁膜６４を介して第１のゲート電ｌｆ
！６５と第２のゲート電１唄６６とが隣接して設けられ
、その境界部に絶縁ｎ’、３６７が介在する点は他の実
施例の場合と同様である。

以上の実施例における第１のゲート電極と絶縁膜で分離
された第２のゲート電ルを形成Ｊるには例えばゲート酸
化膜上に多結晶シリコン等の電極）、ｔ　ＩＩを堆積さ
せ、これを第１のゲート市（〜部分だけ残るようにパタ
ーニングし、基板表面と第１のゲート電極を＾ワ化させ
、第２のゲート電ｗ用の材Ｆ１を）１１梢２３１！これ
をＲＩ　Ｆ三苦でエップーングするようにすればよい。

第１１図【、１チＩＩネル長りがＬ□ｉｎよりり、０い
トランジスタに本発明を適用した時のソース・ドレイン
間のポテンシャル分布を示したもので、シミコレ−ジョ
ンにより求めた結果である。破線はドレイン電圧ＶＤが
印加されていない時のポテンシャルを、１点鎖線はドレ
インに５■の電圧を印加した時のポテンシャルをぞれぞ
れ示している。

図から明らかなように、実線で示される従来のボデンシ
ャル分布に比較して本発明の場合にはチャネル中央部へ
のドレイン電圧の影響が少なく、ポテンシャルの最小値
φ　、がトレイン電圧を印１ｎ 加したのちでも変化していないことがわかる。したがっ
て反転Ｊ３よびそれに伴うしきい偵の低下が起こりにく
い。

第１２図は本発明を採用した場合のチレネル艮りとスレ
ツシコホールド市圧ＶＴ１１との関係を示したちので、
従来Ｌ　・　の点で生じていた短チャネ１１１ｎ ル効果によるしきい値の低下が、破線で示されるように
Ｌ　、より短いＬ′　、　まで押えこむこと１１１１ｎ
　　　　　　　　　　　　　　１ｌＩｎが可能となるこ
とがわかる。

このように本発明によるチセネルポテンシャルへのドレ
イン雷Ｊ［の影響抑制の効果は［達した第１〜第３の実
施例にＪｉいて共通であるが、その磯（ｊ４が第１の実
施１！／４　ａ′）場合と第２および第３の実ｈ１例の
場合とでは異なるので、以下分（すて説明する。

第１の実施Ｂ’ｌの場合には、第１および第２のゲート
電極ともチャネル領域の上に（Ｘ７買し、ソースドレイ
ン拡散層Ｇ、を両ゲート・電極端直Ｆに接しＣ形成され
ている。

したがって、第２のゲート電極に印加されたテし圧が直
接ヂ１７ネル領域のポテンシャルのドレイン電圧印加に
よる変化を補うことにより、グ、０チャネル効果の抑制
が達成される。

これにλＩ　ｔ、　’Ｕ、第２　Ｊ３よび第３の実施例
℃゛は、ドレイン拡散層ｔよ第２のゲート電（唄のＦま
で入り込んで形成されている。そこで基板の電位あるい
はソースの電位がＯ■である場合を考えると、第２のゲ
ート主（傘の電位がＯ■に保たれるため、例えばグー１
〜多結晶シリコン中の不純１カ濃度を適当に選ぶことに
よって第５図にＡ−Ａ’線で示した部分のポテンシャル
バンド図は第１３図に示すようになる。

図中の破線はドレインに電圧が印加された場合である。

したがって、第２のゲート電極が存在しない従来の構造
における実線で示すバンド図よりもバンドの曲りが少な
く押えられている。チャネル部のバンドもゲート　ｉ内
のバンドに対応して伝導帯Ｅ　、価電子帯Ｅ　、フェル
ミ順位Ｅ、がｖ 決ってくるため、ゲート電極のバンドの曲りが押えられ
ることによりチャネル部のバンドの曲りが押えられる。

したがってドレイン近傍のチャネルのポテンシャルが変
化しにくくなり、ドレイン電圧の影１でかブヤネル内部
のボデンシレルに及びにくくなる。

このような効果により第２及び第３の実施例においても
第１２図に示したように類チャネル効果を抑制すること
ができる。また第２、第３の実施例は第１の実施例より
も構造がｆｌ？ｌ単であるため実現が容易である。

以上の実施例において、第２のゲート電極を基板と同電
位にしたものでは、基板にバックバイアスがかけられる
ような場合に１よその電位とりれぽよい。

２１だ、第２のゲート電極のバイアスを分圧抵抗等によ
り伯り出引他別の電圧を右りる電源系に接１ｃするよう
にしＣｂよい。

（発明の効果） 以−［説明したように本発明で１よ第２のゲート電極を
第１のゲート電極に隣接さけて讃【）、この第２のゲー
ト°上極に所定の電圧を印加するようにしているため１
１１ネルボテンシ＋フルへのドレイン電Σ「の影響を抑
制りる効果がある。

したがって知ブｔノネル効果によろしさい値の低下を押
えることができるｋめ、ブヤネル艮を？Ｚ米の半導体装
置に比べてより巧く設Ｈｔ　Ｊることがでさ、集積度の
向［−や動作速庭の向上を図ることが−（さる。

４　、　図ｉｒｅ　Ｃ１）　ＩＸＩ　Ｉｎ　／Ｊ　説１
！ＩＪ第１図１よ本発明の一実施（シ１１にかかるＭＯ
Ｓ型半導体賃１占の構成を丞す断面図、第２図番はその
答価回路図、第３図はバイアス回路を示す回路図、第４
図はその平面図、第５図は本発明の他の実施例を示す断
面図、第６図はその等価回路図、第７図Ｊ３よび第８図
はその平面図、第９図は本発明の第３の実施例を示８ｊ
断面図、第１０図はその平面図、第１１図は本発明を適
用した場合のソースドレイン間のポテンシャル分相を示
づ図、第１２図はヂＶネル長としさ゛い値電圧との関係
を示−４図、第１３図は本発明の詳細な説明するための
ボテフシ１フルパ２１図、第１４図は従来のトランジス
タの構造を示ター断面図、第１５図は従来のトランジス
タにおけるｆ−ｐネル艮としきい値電圧との関係を示づ
図、第１６図ａ３よび第１７図は従来のトランジスタに
おけるソースドレイン間のボデフシ１？ル分布を示Ｍ図
である。

２４．４４．６４・・・ゲート絶縁膜、２２’、４２゜
６２・・・ソース、２３．４３．６３・・・ドレイン、
２５．４５．６５・・・第１のゲート電極、２６゜１１
６．６６・・・第２のゲート雪掻。

出願人代理人　　佐　　藤　　−雄 色　ｌ　図　　　　　　　　も２　図 り９ 淀 鳥４　凹 ６５　口 乳１０　図 ち７　図　　　　　　　　も８　図 も１１　図　　　　　　汽１３　　図 Ｌ（Ｐｍ１ 粍１２　　図 Ｌ（Ｐｍ） 地１６　図

Claims (1)

1. 【特許請求の範囲】 １、同一のゲート絶縁膜上に第１のゲート電極と第２の
   ゲート電極とを所定の間隔だけ離間させて隣接して設け
   、前記第１のゲート電極への信号入力の遮断時に前記第
   １のゲート電極と前記第２のゲート電極との間に電位差
   が生ずるようにバイアスする手段を設けたことを特徴と
   するＭＯＳ型半導体装置。 ２、バイアス手段が第１のゲート電極を第２のゲート電
   極よりも高い電位にバイアスするものである特許請求の
   範囲第１項記載のＭＯＳ型半導体装置。 ３、バイアス手段が第１のゲート電極の電位と第２のゲ
   ート電極の電位とを所定の比で分圧する分圧抵抗である
   特許請求の範囲第２項記載のＭＯＳ型半導体装置。 ４、分圧抵抗が第２のゲート電極と電源間の第１の抵抗
   と、第１ゲート電極と第２のゲート電極の間が前記第１
   の抵抗に比べて無視できるほど小さい第２の抵抗により
   構成されることを特徴とする特許請求の範囲第３項記載
   のＭＯＳ型半導体装置。 ５、分圧抵抗が多結晶シリコンにより形成されたことを
   特徴とする特許請求の範囲第３項または第４項記載のＭ
   ＯＳ型半導体装置。 ６、バイアス手段が第２のゲート電極やソースまたは基
   板に接続するものである特許請求の範囲第１項または第
   ２項記載のＭＯＳ型半導体装置。 ７、第１のゲート電極と第２のゲート電極とが絶縁膜に
   より分離されたことを特徴とする特許請求の範囲第１項
   ないし第６項のいずれかに記載のＭＯＳ型半導体装置。 ８、ドレイン拡散層が第１のゲート電極と第２のゲート
   電極間の絶縁膜直下まで延在していることを特徴とする
   特許請求の範囲第７項記載のＭＯＳ型半導体装置。