JPS635378A - アクテイブ・マトリクス基板 - Google Patents
アクテイブ・マトリクス基板Info
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- JPS635378A JPS635378A JP61150569A JP15056986A JPS635378A JP S635378 A JPS635378 A JP S635378A JP 61150569 A JP61150569 A JP 61150569A JP 15056986 A JP15056986 A JP 15056986A JP S635378 A JPS635378 A JP S635378A
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- Pending
Links
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Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く産業上の利用分野〉
本発明は、製造の歩留りの向上？図った，構造を有する
アクティブ・マトリクス基板に関する。
アクティブ・マトリクス基板に関する。
く従来の技術〉
近年、液晶等を用いた大容皿表示《こおいて、絶縁性基
板上に薄膜トランジスタ（以下ｒＴＦＴＪと略す）をマ
トリクス状に形成したアクティブ・マトリクス基板の研
究が活発ｌこ行なわれている。
板上に薄膜トランジスタ（以下ｒＴＦＴＪと略す）をマ
トリクス状に形成したアクティブ・マトリクス基板の研
究が活発ｌこ行なわれている。
半導体材料として，ポリＳｉ，ａ−Ｓｉ（アモルファス
・シリコンＬ、Ｔｅ− ＣｄＳｅ等がある。
・シリコンＬ、Ｔｅ− ＣｄＳｅ等がある。
ａ−Ｓｉを用いたＴＰＴの構造の従来例を第３図の部分
平面図及び第４図の部分断面図を用いて説明する。第４
図ｆａｌは第３図のＡ−Ａ線での断面図、第４図ｉｂｌ
は第３図のＢ−Ｂ線での断面図である。
平面図及び第４図の部分断面図を用いて説明する。第４
図ｆａｌは第３図のＡ−Ａ線での断面図、第４図ｉｂｌ
は第３図のＢ−Ｂ線での断面図である。
ガラス等の絶縁性基板ｌ上にゲート電極及びゲート配線
２を形成し，次いでプラズマＣＶＤによシゲート絶縁膜
３．ａ−Ｓｉ半導体膜４、保護絶縁膜５を真空を破るこ
となく連続堆積する。次｛こ保護絶縁膜５をパターンニ
ングし、リン・ドーブ１７）ｎ＋ ａ−Ｓｉ膜６及びソ
ース・ドレイン金属膜を堆積し，パターンニングして，
ソース電橢及びソース配線７、及びドレイン電極８と形
成する。
２を形成し，次いでプラズマＣＶＤによシゲート絶縁膜
３．ａ−Ｓｉ半導体膜４、保護絶縁膜５を真空を破るこ
となく連続堆積する。次｛こ保護絶縁膜５をパターンニ
ングし、リン・ドーブ１７）ｎ＋ ａ−Ｓｉ膜６及びソ
ース・ドレイン金属膜を堆積し，パターンニングして，
ソース電橢及びソース配線７、及びドレイン電極８と形
成する。
さらに，図示しないが、絵素電極がドレイン電極８に接
して形成される。
して形成される。
ＴＦＴｋ用いたアクティブ・マトリクス基板においては
、多数のゲート配線とソース配線（例えば各２５０末）
力・らなり、ゲート配線とソース配線の交点毎にＴＦＴ
及び絵累がアレイ状に形成される。通常，ゲート配線及
びソース配線は、それぞれゲート電極及びソース電極と
同じ材料で同時に形成される。
、多数のゲート配線とソース配線（例えば各２５０末）
力・らなり、ゲート配線とソース配線の交点毎にＴＦＴ
及び絵累がアレイ状に形成される。通常，ゲート配線及
びソース配線は、それぞれゲート電極及びソース電極と
同じ材料で同時に形成される。
ＴＰＴ’ｋ用いたアクティブ・マトリクス基板において
は、各交点は腺順次方式で駆動される。すなわち，走査
される一木のゲート配線から走査信号を入力し、各ソー
ス配線からデータ信号を入力する。ゲート配線とソース
配線との交点は多数存在する。例えば２ ５ ０Ｘ２
５ ０マトリクスにおいては、６２５００ケ所存在する
。この多数の交点のうち１ケ所でもゲート・ソース間に
リークが生じると必然的に該当するゲート配線とソース
配線での十字型のライン欠陥が発生し、実用に耐えない
表示となり，アクティブ・マトリクス基板の歩留りはゼ
ロとなる。ゲート配線とソース配線の数が増すにつれ，
ゲート・ソース間の絶縁の確実性が一層要求される。
は、各交点は腺順次方式で駆動される。すなわち，走査
される一木のゲート配線から走査信号を入力し、各ソー
ス配線からデータ信号を入力する。ゲート配線とソース
配線との交点は多数存在する。例えば２ ５ ０Ｘ２
５ ０マトリクスにおいては、６２５００ケ所存在する
。この多数の交点のうち１ケ所でもゲート・ソース間に
リークが生じると必然的に該当するゲート配線とソース
配線での十字型のライン欠陥が発生し、実用に耐えない
表示となり，アクティブ・マトリクス基板の歩留りはゼ
ロとなる。ゲート配線とソース配線の数が増すにつれ，
ゲート・ソース間の絶縁の確実性が一層要求される。
ゲート・ソース間のショートの防止法としてしばしば用
いられる方法として、ゲート配線とソース配線の交点に
ａ−Ｓｉ半導体膜や絶縁膜等を介在させる方法がよく知
られている。第３図及び第４図（ｂ）ｉｃ示した従来法
番こおいても，ゲート配線とソース配線の交点にａ−Ｓ
ｉ半導体膜４と保護絶−縁膜５とを介在させている。
いられる方法として、ゲート配線とソース配線の交点に
ａ−Ｓｉ半導体膜や絶縁膜等を介在させる方法がよく知
られている。第３図及び第４図（ｂ）ｉｃ示した従来法
番こおいても，ゲート配線とソース配線の交点にａ−Ｓ
ｉ半導体膜４と保護絶−縁膜５とを介在させている。
く発明が解決しようとする問題点〉
しかし一方で、この方法を用ｂることにより，ソース配
線７が保護絶縁膜５の段差部分（第３図の斜線部分及び
第４図（ｂｌの矢印の部分）で断線全生じることが少な
〈ない。
線７が保護絶縁膜５の段差部分（第３図の斜線部分及び
第４図（ｂｌの矢印の部分）で断線全生じることが少な
〈ない。
本発明の目的は，ソース・ゲート間のショートを防止し
つつ、上番こ述べたような段差部分でのソース配線の断
線の確率を低下させる新しい構造？提供することにある
。
つつ、上番こ述べたような段差部分でのソース配線の断
線の確率を低下させる新しい構造？提供することにある
。
く問題点を解決するための手段〉
具体的には，ソース配線の形成きれる部分すベてにａ−
Ｓｉ半導体膜と保護絶縁膜とを存在させることにより，
ソース配線が乗り越えるべき段差全ゲート配線だけにし
、断線の確率全低下させるものである。
Ｓｉ半導体膜と保護絶縁膜とを存在させることにより，
ソース配線が乗り越えるべき段差全ゲート配線だけにし
、断線の確率全低下させるものである。
〈実施例〉
次に木発明を実施例により詳細に説明する。第１図は太
発明のアクティブ・マトリクス基板の部分平面図、第２
図（ａｌ〜ｉｃｌは第１図のＣ−Ｃ線での断面図、第２
図Ｆｄｌは第１図のＤ−Ｄ線での断面図である。
発明のアクティブ・マトリクス基板の部分平面図、第２
図（ａｌ〜ｉｃｌは第１図のＣ−Ｃ線での断面図、第２
図Ｆｄｌは第１図のＤ−Ｄ線での断面図である。
まず、第２図［ａｌのように、ガラス基板ｌｌ上にλ
全面にｌ５ｏｏ，＄のＴａ２０５膜１９を形成したス
後、２００（ＩＪ”の摸厚のＴａ膜によってゲートｌ４
、保護絶縁膜となる２０００ｔのＳｉＮｘ膜１５ｋ真空
を破ることなく連続堆積し、第２図ＦｂｌＡ −プのｎ＋−ａ−Ｓｉ膜１６，３００ＯｆのＴｉ膜ヲ堆
積し、エッチング（こよって第２図ＦＣＩのよう６こパ
ターンニングして、ソース電極及びソース配線ｌ７、及
びドレイン電極１８ｋ形成する。
、保護絶縁膜となる２０００ｔのＳｉＮｘ膜１５ｋ真空
を破ることなく連続堆積し、第２図ＦｂｌＡ −プのｎ＋−ａ−Ｓｉ膜１６，３００ＯｆのＴｉ膜ヲ堆
積し、エッチング（こよって第２図ＦＣＩのよう６こパ
ターンニングして、ソース電極及びソース配線ｌ７、及
びドレイン電極１８ｋ形成する。
ゲート配線ｌ２とソース配線ｌ７との交差部分の構造は
第２図ｆｄ）に示すよう（こなっており、第４図（ｂｌ
に示した従来法に比べて断線が生じに＜ＸＡ。
第２図ｆｄ）に示すよう（こなっており、第４図（ｂｌ
に示した従来法に比べて断線が生じに＜ＸＡ。
なお、ソース配線は必然的にゲート配線を乗り越えねば
ならず、この部分での断線も考えられるが２０００３の
Ｔａをフツ酸と硝酸との混合液によるエッチングを用い
てパターンニングすると，エッチャントによってフォト
レジストが適度にダメージ全受け、ソース配線の断線が
生じないようななだらかなテーパーを形成することがで
きる。それ故、この実施例においてはソース配線ｌ７の
断線がゲート配線との交差部で生じる確率は極めて小さ
くなった。
ならず、この部分での断線も考えられるが２０００３の
Ｔａをフツ酸と硝酸との混合液によるエッチングを用い
てパターンニングすると，エッチャントによってフォト
レジストが適度にダメージ全受け、ソース配線の断線が
生じないようななだらかなテーパーを形成することがで
きる。それ故、この実施例においてはソース配線ｌ７の
断線がゲート配線との交差部で生じる確率は極めて小さ
くなった。
く発明の効果〉
以上詳細に説明したように、本発明によれば、ソース配
線の断線の確率を低下させることができ歩留りの向上を
は７５為ることかできるものである。
線の断線の確率を低下させることができ歩留りの向上を
は７５為ることかできるものである。
第１図は木発明の実施例を示すアクティブ・マトリクス
基板の部分平面図である。第２図ｔａ＋乃至（ｃｌは第
１図のＣ−Ｃ線での部分断面図，第２図［ｄｌは同Ｄ−
Ｄ線での部分断面図である。第３図は従来のアクティブ
・マトリクス基板の部分平面図である。第４図（ａｌ及
び（ｂｌはそれぞれ第３図におけるＡ−Ａ線及びＢ−Ｂ
線での部分断面図である。 符号の説明 ｌ：絶縁性基板、２：ゲート電極，ゲート配線，３：ゲ
ート絶縁膜、４：ａ−Ｓｉ半導体膜、５：保護絶縁膜、
６：ｎ”−ａ−Ｓｉ膜、７：ソース電極，ソース配線，
８：ドレイン電極，ｌｌ：ガラス基板，１２：Ｔａ膜（
ゲート電極、ゲート配線）．１３：ＳｉＮｘ膜（ゲート
絶縁膜），１４：ａ Ｓｉ半導体膜、１５：ｓｉＮｘ
膜（保護絶縁膜）、１６．ｎ −ａ−Ｓｉ膜、＋７：
７−ス電極、ソース配線、１８：ドレイン電極，１９：
ＴａｚＯｓ膜。 − 代理人 弁理士 杉 山 毅 至（他ｌ名）第１図 第２図 第４図
基板の部分平面図である。第２図ｔａ＋乃至（ｃｌは第
１図のＣ−Ｃ線での部分断面図，第２図［ｄｌは同Ｄ−
Ｄ線での部分断面図である。第３図は従来のアクティブ
・マトリクス基板の部分平面図である。第４図（ａｌ及
び（ｂｌはそれぞれ第３図におけるＡ−Ａ線及びＢ−Ｂ
線での部分断面図である。 符号の説明 ｌ：絶縁性基板、２：ゲート電極，ゲート配線，３：ゲ
ート絶縁膜、４：ａ−Ｓｉ半導体膜、５：保護絶縁膜、
６：ｎ”−ａ−Ｓｉ膜、７：ソース電極，ソース配線，
８：ドレイン電極，ｌｌ：ガラス基板，１２：Ｔａ膜（
ゲート電極、ゲート配線）．１３：ＳｉＮｘ膜（ゲート
絶縁膜），１４：ａ Ｓｉ半導体膜、１５：ｓｉＮｘ
膜（保護絶縁膜）、１６．ｎ −ａ−Ｓｉ膜、＋７：
７−ス電極、ソース配線、１８：ドレイン電極，１９：
ＴａｚＯｓ膜。 − 代理人 弁理士 杉 山 毅 至（他ｌ名）第１図 第２図 第４図
Claims (1)
- １、絶縁性基板上に形成されるゲート電極と、その上に
ゲート絶縁膜を介して形成されるアモルファス・シリコ
ン半導体膜と、このアモルファス・シリコン半導体膜の
上に形成される保護絶縁膜と、ソース電極及びドレイン
電極とから成る薄膜トランジスタをマトリクス状に配置
したアクティブ・マトリクス基板において、ソース配線
が形成される部分すべてに前記保護絶縁膜及びアモルフ
ァス・シリコン半導体膜が存在することを特徴とするア
クティブ・マトリクス基板。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150569A JPS635378A (ja) | 1986-06-25 | 1986-06-25 | アクテイブ・マトリクス基板 |
| DE19873714164 DE3714164A1 (de) | 1986-04-30 | 1987-04-28 | Fluessigkristallanzeige |
| US07/043,342 US4857907A (en) | 1986-04-30 | 1987-04-28 | Liquid-crystal display device |
| GB8710193A GB2193027B (en) | 1986-04-30 | 1987-04-29 | A liquid-crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150569A JPS635378A (ja) | 1986-06-25 | 1986-06-25 | アクテイブ・マトリクス基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS635378A true JPS635378A (ja) | 1988-01-11 |
Family
ID=15499754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61150569A Pending JPS635378A (ja) | 1986-04-30 | 1986-06-25 | アクテイブ・マトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS635378A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0219840A (ja) * | 1988-07-08 | 1990-01-23 | Hitachi Ltd | アクティブマトリクスパネル及びその製造方法 |
| JPH05150262A (ja) * | 1991-11-28 | 1993-06-18 | Sanyo Electric Co Ltd | 液晶表示装置 |
| JP2014194579A (ja) * | 2010-02-26 | 2014-10-09 | Semiconductor Energy Lab Co Ltd | 液晶表示装置 |
-
1986
- 1986-06-25 JP JP61150569A patent/JPS635378A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0219840A (ja) * | 1988-07-08 | 1990-01-23 | Hitachi Ltd | アクティブマトリクスパネル及びその製造方法 |
| JPH05150262A (ja) * | 1991-11-28 | 1993-06-18 | Sanyo Electric Co Ltd | 液晶表示装置 |
| JP2014194579A (ja) * | 2010-02-26 | 2014-10-09 | Semiconductor Energy Lab Co Ltd | 液晶表示装置 |
| US9048325B2 (en) | 2010-02-26 | 2015-06-02 | Semiconductor Energy Laboratory Co., Ltd. | Display device having an oxide semiconductor transistor |
| US9658506B2 (en) | 2010-02-26 | 2017-05-23 | Semiconductor Energy Laboratory Co., Ltd. | Display device having an oxide semiconductor transistor |
| US10539845B2 (en) | 2010-02-26 | 2020-01-21 | Semiconductor Energy Laboratory Co., Ltd. | Display device having an oxide semiconductor transistor |
| US10983407B2 (en) | 2010-02-26 | 2021-04-20 | Semiconductor Energy Laboratory Co., Ltd. | Display device having an oxide semiconductor transistor |
| US11927862B2 (en) | 2010-02-26 | 2024-03-12 | Semiconductor Energy Laboratory Co., Ltd. | Display device having an oxide semiconductor transistor |
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