JPS6352806B2 - - Google Patents
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- JPS6352806B2 JPS6352806B2 JP55501579A JP50157980A JPS6352806B2 JP S6352806 B2 JPS6352806 B2 JP S6352806B2 JP 55501579 A JP55501579 A JP 55501579A JP 50157980 A JP50157980 A JP 50157980A JP S6352806 B2 JPS6352806 B2 JP S6352806B2
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- 238000012360 testing method Methods 0.000 description 13
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000009471 action Effects 0.000 description 3
- 238000007689 inspection Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
- H03M1/1071—Measuring or testing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/144—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in a single stage, i.e. recirculation type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Nitrogen And Oxygen Or Sulfur-Condensed Heterocyclic Ring Systems (AREA)
Description
請求の範囲
1 (k−1)個の増幅器21〜2k-1を備え、各
増幅器の出力端子は、アナログ・スイツチ3の2
番目から始まつてk番目まで存在する入力端子の
うちの対応するものに接続され、アナログ・スイ
ツチ3の出力端子は多重しきい値比較器4の入力
端子に接続され、i番目の増幅器の出力端子は
(i+1)番目の増幅器の入力端子に接続され、
第1の増幅器21の第1の入力端子はアナログ・
スイツチ3の第1の入力端子に接続され、アナロ
グ・スイツチ3の第1の入力端子はA−D変換器
の入力端子1であり、第1の増幅器21の第2の
入力端子はD−A変換器11の出力端子に接続さ
れ、制御器18の第1、第2および第3の出力端
子がアナログ・スイツチ3、多重しきい値比較器
4およびレジスタ13の各制御入力端子にそれぞ
れ接続されるA−D変換器において、 多重しきい値比較器4の多位置出力端子に接続
される多位置入力端子を有する直列コード変換器
5と、デジタル比較回路14と、可逆カウンタ7
と、直列コード変換器5の出力端子に接続される
入力端子を有するデジタル・スイツチング装置6
と、カウンタ8と、カウンタ8の多位置出力端子
に接続されるコード・コンボリユーシヨンおよび
展開ユニツト10と、コード解析器9と、コード
展開の種類を決定するコード展開認識ユニツト1
2と、デジタル比較回路14とが設けられ、コー
ド・コンボリユーシヨンおよび展開ユニツト10
の多位置出力端子はD−A変換器11の多位置入
力端子に接続され、コード展開認識ユニツト12
の第1の多位置入力端子はコード・コンボリユー
シヨンおよび展開ユニツト10の多位置出力端子
に接続され、コード展開認識ユニツト12の第2
の多位置入力端子はレジスタ13の多位置出力端
子に接続され、レジスタ13の入力端子にはコー
ド解析器9の出力端子が接続され、コード解析器
9の多位置入力端子はカウンタ8の多位置出力端
子に接続され、デジタル・スイツチング装置6の
k個の位置出力端子はカウンタ8および可逆カウ
ンタ7の各入力端子に接続され、可逆カウンタ7
の多位置出力端子はA−D変換器の出力端子とし
て機能し、かつデジタル比較回路14の多位置入
力端子に接続され、デジタル比較回路14の出力
端子はコード解析器9の第1の制御入力端子に接
続され、コード解析器9の第2の制御入力端子、
コード・コンボリユーシヨンおよび展開ユニツト
10の制御入力端子、可逆カウンタ7の制御入力
端子、およびデジタル・スイツチング装置6の制
御入力端子は制御器18の第4、第5、第6およ
び第7の出力端子19,20,21,22にそれ
ぞれ接続され、制御器18の入力端子にはコード
展開認識ユニツト12の出力端子が接続されてい
ることを特徴とするA−D変換器。
増幅器の出力端子は、アナログ・スイツチ3の2
番目から始まつてk番目まで存在する入力端子の
うちの対応するものに接続され、アナログ・スイ
ツチ3の出力端子は多重しきい値比較器4の入力
端子に接続され、i番目の増幅器の出力端子は
(i+1)番目の増幅器の入力端子に接続され、
第1の増幅器21の第1の入力端子はアナログ・
スイツチ3の第1の入力端子に接続され、アナロ
グ・スイツチ3の第1の入力端子はA−D変換器
の入力端子1であり、第1の増幅器21の第2の
入力端子はD−A変換器11の出力端子に接続さ
れ、制御器18の第1、第2および第3の出力端
子がアナログ・スイツチ3、多重しきい値比較器
4およびレジスタ13の各制御入力端子にそれぞ
れ接続されるA−D変換器において、 多重しきい値比較器4の多位置出力端子に接続
される多位置入力端子を有する直列コード変換器
5と、デジタル比較回路14と、可逆カウンタ7
と、直列コード変換器5の出力端子に接続される
入力端子を有するデジタル・スイツチング装置6
と、カウンタ8と、カウンタ8の多位置出力端子
に接続されるコード・コンボリユーシヨンおよび
展開ユニツト10と、コード解析器9と、コード
展開の種類を決定するコード展開認識ユニツト1
2と、デジタル比較回路14とが設けられ、コー
ド・コンボリユーシヨンおよび展開ユニツト10
の多位置出力端子はD−A変換器11の多位置入
力端子に接続され、コード展開認識ユニツト12
の第1の多位置入力端子はコード・コンボリユー
シヨンおよび展開ユニツト10の多位置出力端子
に接続され、コード展開認識ユニツト12の第2
の多位置入力端子はレジスタ13の多位置出力端
子に接続され、レジスタ13の入力端子にはコー
ド解析器9の出力端子が接続され、コード解析器
9の多位置入力端子はカウンタ8の多位置出力端
子に接続され、デジタル・スイツチング装置6の
k個の位置出力端子はカウンタ8および可逆カウ
ンタ7の各入力端子に接続され、可逆カウンタ7
の多位置出力端子はA−D変換器の出力端子とし
て機能し、かつデジタル比較回路14の多位置入
力端子に接続され、デジタル比較回路14の出力
端子はコード解析器9の第1の制御入力端子に接
続され、コード解析器9の第2の制御入力端子、
コード・コンボリユーシヨンおよび展開ユニツト
10の制御入力端子、可逆カウンタ7の制御入力
端子、およびデジタル・スイツチング装置6の制
御入力端子は制御器18の第4、第5、第6およ
び第7の出力端子19,20,21,22にそれ
ぞれ接続され、制御器18の入力端子にはコード
展開認識ユニツト12の出力端子が接続されてい
ることを特徴とするA−D変換器。
技術分野
本発明は計算およびデジタル測定装置に関する
ものであり、更に詳しくは言えば、A−D変換器
に関するものである。
ものであり、更に詳しくは言えば、A−D変換器
に関するものである。
本発明の変換器が関連する全ての測定器は度量
衡検査を受ける、すなわち、それらの測定器の度
量衡特性が求められている値に一致するかどうか
を決定するための検査を受ける。
衡検査を受ける、すなわち、それらの測定器の度
量衡特性が求められている値に一致するかどうか
を決定するための検査を受ける。
背景技術
そのような検査を行うには多様な基準を必要と
するがそれらの基準を得ることは技術的に困難で
あり、また度量衡検査自体が手間のかかる作業で
ある。
するがそれらの基準を得ることは技術的に困難で
あり、また度量衡検査自体が手間のかかる作業で
ある。
(k−1)個の増幅器と、(k−1)個のデジ
タル−アナログ変換器と、多重しきい値比較器と
を備えたA−D変換器が知られている(Azarov
A.D.et al.Analogo−tsifrovoi preobrazovatel
s tsiklicheskim utochneniem rezultata.
“Priborii tekhnika eksperimenta”、1979、No.
2、pp.96−97参照)。この変換器は並列コード変
換器と、アナログ・スイツチと、加算器と、レジ
スタと、制御器とをも含む。この変換器において
は、第1の増幅器の第1の入力端子がアナログ・
スイツチの第1の入力端子に接続される。その第
1の増幅器の第1の入力端子はA−D変換器の入
力端子である。i番目のA−D変換器の出力端子
がi番目の増幅器の第2の入力端子に接続され
る。このi番目の増幅器の第1の入力端子は(i
−1)番目の増幅器の出力端子に接続される。
(k−1)個の各増幅器の出力端子はk番目のア
ナログ・スイツチを介して第2からの対応する出
力端子に接続される。アナログ・スイツチの第2
の出力端子は制御器の入力端子に接続され、その
第1の入力端子は多重しきい値比較器の入力端子
に接続される。比較器の第1の出力端子は並列コ
ード変換器の入力端子に接続され、この並列コー
ド変換器の入力端子は加算器に接続される。加算
器の出力端子はレジスタの入力端子に接続され
る。加算器のその出力端子はA−D変換器の出力
端子である。i番目のD−A変換器の入力端子は
レジスタの対応する出力端子に接続され、アナロ
グ・スイツチの制御入力端子と多重しきい値比較
器の制御入力端子は制御器の対応する出力端子に
接続される。
タル−アナログ変換器と、多重しきい値比較器と
を備えたA−D変換器が知られている(Azarov
A.D.et al.Analogo−tsifrovoi preobrazovatel
s tsiklicheskim utochneniem rezultata.
“Priborii tekhnika eksperimenta”、1979、No.
2、pp.96−97参照)。この変換器は並列コード変
換器と、アナログ・スイツチと、加算器と、レジ
スタと、制御器とをも含む。この変換器において
は、第1の増幅器の第1の入力端子がアナログ・
スイツチの第1の入力端子に接続される。その第
1の増幅器の第1の入力端子はA−D変換器の入
力端子である。i番目のA−D変換器の出力端子
がi番目の増幅器の第2の入力端子に接続され
る。このi番目の増幅器の第1の入力端子は(i
−1)番目の増幅器の出力端子に接続される。
(k−1)個の各増幅器の出力端子はk番目のア
ナログ・スイツチを介して第2からの対応する出
力端子に接続される。アナログ・スイツチの第2
の出力端子は制御器の入力端子に接続され、その
第1の入力端子は多重しきい値比較器の入力端子
に接続される。比較器の第1の出力端子は並列コ
ード変換器の入力端子に接続され、この並列コー
ド変換器の入力端子は加算器に接続される。加算
器の出力端子はレジスタの入力端子に接続され
る。加算器のその出力端子はA−D変換器の出力
端子である。i番目のD−A変換器の入力端子は
レジスタの対応する出力端子に接続され、アナロ
グ・スイツチの制御入力端子と多重しきい値比較
器の制御入力端子は制御器の対応する出力端子に
接続される。
アナログ量のn個のデジタル2進コードへの変
換はkサイクル中に行われる。各サイクルはm個
のコード・デイジツトを形成する。
換はkサイクル中に行われる。各サイクルはm個
のコード・デイジツトを形成する。
i番目のサイクルは(i−1)個の増幅器と、
(i−1)個のD−A変換器と、アナログ・スイ
ツチのi番目のチヤンネルと、従来のA−D変換
器の他の全てのユニツトを含む。
(i−1)個のD−A変換器と、アナログ・スイ
ツチのi番目のチヤンネルと、従来のA−D変換
器の他の全てのユニツトを含む。
第1のサイクル中に、従来の変換器の入力端子
からのアナログ量がアナログ・スイツチの第1の
入力端子へ与えられる。このアナログ・スイツチ
は制御器からの制御信号に応じて、そのアナログ
量を多量しきい値比較器の入力端子へ与える。こ
の比較器は入力アナログ量を並列ユニタリイ・コ
ードに変換する。その並列ユニタリイ・コードは
並列コード変換器により2進コードに変換され
る。このようにして得られたコードは加算器の内
容に加えられる。その結果得られた和はメモリ・
レジスタにロードされる。レジスタからのコード
は第1のD−A変換器によりアナログ量に変換さ
れ、そのアナログ量は第1の増幅器の第2の入力
端子へ与えられる。増幅器の入力端子に与えられ
たアナログ量の差は大きくなり、スイツチの第2
の入力端子へ与えられる。更に、この変換動作は
類似のやり方で続けられる。
からのアナログ量がアナログ・スイツチの第1の
入力端子へ与えられる。このアナログ・スイツチ
は制御器からの制御信号に応じて、そのアナログ
量を多量しきい値比較器の入力端子へ与える。こ
の比較器は入力アナログ量を並列ユニタリイ・コ
ードに変換する。その並列ユニタリイ・コードは
並列コード変換器により2進コードに変換され
る。このようにして得られたコードは加算器の内
容に加えられる。その結果得られた和はメモリ・
レジスタにロードされる。レジスタからのコード
は第1のD−A変換器によりアナログ量に変換さ
れ、そのアナログ量は第1の増幅器の第2の入力
端子へ与えられる。増幅器の入力端子に与えられ
たアナログ量の差は大きくなり、スイツチの第2
の入力端子へ与えられる。更に、この変換動作は
類似のやり方で続けられる。
そのような変換器の度量衡検査は面倒な性質の
ものである。更に、この変換器は信頼度が低いか
ら、D−A変換器の少くとも1つの桁位置が誤つ
ていたとしても、入力アナログ値の真の値を得る
ことができない。
ものである。更に、この変換器は信頼度が低いか
ら、D−A変換器の少くとも1つの桁位置が誤つ
ていたとしても、入力アナログ値の真の値を得る
ことができない。
発明の開示
本発明の主な目的は、pコードでは1つの同じ
数の表現のあいまいさのために、その度量衡検査
を簡単にすることと、その信頼度を高くすること
を可能にするA−D変換器を得ることである。
数の表現のあいまいさのために、その度量衡検査
を簡単にすることと、その信頼度を高くすること
を可能にするA−D変換器を得ることである。
(ここで、および以下においてはpコードはフ
イボナツチpコードとゴールデンp比例コードを
意味するものとする。) 本発明のそれらの目的およびその他の目的は、
(k−1)個の増幅器を備え、各増幅器の出力端
子は、アナログ・スイツチの2番目から始まつて
k番目まで存在する入力端子のうちの対応するも
のに接続され、このアナログ・スイツチの出力端
子は多重しきい値比較器の入力端子に接続され、
i番目の増幅器の出力端子は(i+1)番目の増
幅器の入力端子に接続され、第1の増幅器の第1
の入力端子はアナログ・スイツチの第1の入力端
子に接続され、このアナログ・スイツチの第1の
入力端子はA−D変換器の入力端子であり、第1
の増幅器の第2の入力端子はD−A変換器の出力
端子に接続され、制御器の第1、第2および第3
の出力端子がアナログ・スイツチ、多重しきい値
比較器およびレジスタの各制御入力端子にそれぞ
れ接続されるA−D変換器において、多重しきい
値比較器の多位置出力端子に接続される多位置入
力端子を有する直列コード変換器と、デジタル比
較回路と、可逆カウンタと、直列コード変換器の
出力端子に接続される入力端子を有するデジタ
ル・スイツチング装置と、カウンタと、カウンタ
の多位置出力端子に接続されるコード・コンボリ
ユーシヨンおよび展開ユニツトと、コード解析器
と、コード展開の種類を決定するコード展開認識
ユニツトと、デジタル比較回路とが設けられ、コ
ード・コンボリユーシヨンおよび展開ユニツトの
多位置出力端子はD−A変換器の多位置入力端子
に接続され、コード展開認識ユニツトの第1の多
位置入力端子はコード・コンボリユーシヨンおよ
び展開ユニツトの多位置出力端子に接続され、コ
ード展開認識ユニツトの第2の多位置入力端子は
レジスタの多位置出力端子に接続され、レジスタ
の入力端子にはコード解析器の出力端子が接続さ
れ、コード解析器の多位置入力端子はカウンタの
多位置出力端子に接続され、デジタル・スイツチ
ング装置のk個の位置出力端子はカウンタおよび
可逆カウンタの各入力端子に接続され、可逆カウ
ンタの多位置出力端子はA−D変換器の出力端子
として機能し、かつデジタル比較回路の多位置入
力端子に接続され、デジタル比較回路の出力端子
はコード解析器の第1の制御入力端子に接続さ
れ、コード解析器の第2の制御入力端子、コー
ド・コンボリユーシヨンおよび展開ユニツトの制
御入力端子、可逆カウンタの制御入力端子、およ
びデジタル・スイツチング装置の制御入力端子は
それぞれ制御器の第4、第5、第6および第7の
出力端子に接続され、制御器の入力端子にはコー
ド展開認識ユニツトの出力端子が接続されている
ことを特徴とするA−D変換器により達成され
る。
イボナツチpコードとゴールデンp比例コードを
意味するものとする。) 本発明のそれらの目的およびその他の目的は、
(k−1)個の増幅器を備え、各増幅器の出力端
子は、アナログ・スイツチの2番目から始まつて
k番目まで存在する入力端子のうちの対応するも
のに接続され、このアナログ・スイツチの出力端
子は多重しきい値比較器の入力端子に接続され、
i番目の増幅器の出力端子は(i+1)番目の増
幅器の入力端子に接続され、第1の増幅器の第1
の入力端子はアナログ・スイツチの第1の入力端
子に接続され、このアナログ・スイツチの第1の
入力端子はA−D変換器の入力端子であり、第1
の増幅器の第2の入力端子はD−A変換器の出力
端子に接続され、制御器の第1、第2および第3
の出力端子がアナログ・スイツチ、多重しきい値
比較器およびレジスタの各制御入力端子にそれぞ
れ接続されるA−D変換器において、多重しきい
値比較器の多位置出力端子に接続される多位置入
力端子を有する直列コード変換器と、デジタル比
較回路と、可逆カウンタと、直列コード変換器の
出力端子に接続される入力端子を有するデジタ
ル・スイツチング装置と、カウンタと、カウンタ
の多位置出力端子に接続されるコード・コンボリ
ユーシヨンおよび展開ユニツトと、コード解析器
と、コード展開の種類を決定するコード展開認識
ユニツトと、デジタル比較回路とが設けられ、コ
ード・コンボリユーシヨンおよび展開ユニツトの
多位置出力端子はD−A変換器の多位置入力端子
に接続され、コード展開認識ユニツトの第1の多
位置入力端子はコード・コンボリユーシヨンおよ
び展開ユニツトの多位置出力端子に接続され、コ
ード展開認識ユニツトの第2の多位置入力端子は
レジスタの多位置出力端子に接続され、レジスタ
の入力端子にはコード解析器の出力端子が接続さ
れ、コード解析器の多位置入力端子はカウンタの
多位置出力端子に接続され、デジタル・スイツチ
ング装置のk個の位置出力端子はカウンタおよび
可逆カウンタの各入力端子に接続され、可逆カウ
ンタの多位置出力端子はA−D変換器の出力端子
として機能し、かつデジタル比較回路の多位置入
力端子に接続され、デジタル比較回路の出力端子
はコード解析器の第1の制御入力端子に接続さ
れ、コード解析器の第2の制御入力端子、コー
ド・コンボリユーシヨンおよび展開ユニツトの制
御入力端子、可逆カウンタの制御入力端子、およ
びデジタル・スイツチング装置の制御入力端子は
それぞれ制御器の第4、第5、第6および第7の
出力端子に接続され、制御器の入力端子にはコー
ド展開認識ユニツトの出力端子が接続されている
ことを特徴とするA−D変換器により達成され
る。
本発明の変換器のそのような実施例によりその
度量衡検査を簡単にすることと、動作の信頼度を
高くすることが可能となる。
度量衡検査を簡単にすることと、動作の信頼度を
高くすることが可能となる。
以下、本発明のそれらの目的およびその他の目
的と利点を、添附図面に示されているその実施例
について詳しく説明する。
的と利点を、添附図面に示されているその実施例
について詳しく説明する。
第1図は本発明のA−D変換器の全体的なブロ
ツク図、第2図は本発明の種類認識展開ユニツト
の実施例である。
ツク図、第2図は本発明の種類認識展開ユニツト
の実施例である。
本発明を実施する最良のモード
第1図に示されている本発明のA−D変換器は
入力端子1を有し、この入力端子1には変換すべ
きアナログ量が与えられる。この変換器は(k−
1)個の増幅器2も有する。各増幅器2の出力端
子は2番目からk番目のアナログ・スイツチ3の
対応する入力端子に接続される。増幅器2i+1の
入力端子が増幅器2iの出力端子に接続され、第
1の増幅器21の第1の入力端子とアナログ・ス
イツチの第1の入力端子は入力端子1に結合され
る。アナログ・スイツチ3の出力端子が、アナロ
グ量をを並列ユニタリー・コードに変換する多重
しきい値比較器4の入力端子に接続される。この
ユニツト4の多位置出力端子は直列ユニタリー・
コードに変換する直列コード変換器5の多位置入
力端子に接続される。変換器5の出力端子はデジ
タル・スイツチ6に接続される。このスイツチ6
のk個の位置出力端子は可逆カウンタ7とカウン
タ8に接続される。カウンタ8の多位置出力端子
は、解析されるコードの最上位の数字の数を決定
するコード解析器9の多位置入力端子と、コー
ド・コンボリユーシヨンおよび展開についての操
作を行うコンボリユーシヨンおよび展開ユニツト
10の多位置入力端子に接続される。
入力端子1を有し、この入力端子1には変換すべ
きアナログ量が与えられる。この変換器は(k−
1)個の増幅器2も有する。各増幅器2の出力端
子は2番目からk番目のアナログ・スイツチ3の
対応する入力端子に接続される。増幅器2i+1の
入力端子が増幅器2iの出力端子に接続され、第
1の増幅器21の第1の入力端子とアナログ・ス
イツチの第1の入力端子は入力端子1に結合され
る。アナログ・スイツチ3の出力端子が、アナロ
グ量をを並列ユニタリー・コードに変換する多重
しきい値比較器4の入力端子に接続される。この
ユニツト4の多位置出力端子は直列ユニタリー・
コードに変換する直列コード変換器5の多位置入
力端子に接続される。変換器5の出力端子はデジ
タル・スイツチ6に接続される。このスイツチ6
のk個の位置出力端子は可逆カウンタ7とカウン
タ8に接続される。カウンタ8の多位置出力端子
は、解析されるコードの最上位の数字の数を決定
するコード解析器9の多位置入力端子と、コー
ド・コンボリユーシヨンおよび展開についての操
作を行うコンボリユーシヨンおよび展開ユニツト
10の多位置入力端子に接続される。
ユニツト10の好適な実施例においては、フイ
ボナツチpコードを最小の形に小さくするための
装置を表す(英国特許第1543302号参照)。
ボナツチpコードを最小の形に小さくするための
装置を表す(英国特許第1543302号参照)。
ユニツト10の多位置出力端子はD−A変換器
11に接続される。変換器11の出力端子は第1
の増幅器21の第2の入力端子に接続される。
11に接続される。変換器11の出力端子は第1
の増幅器21の第2の入力端子に接続される。
更に、ユニツト10の多位置出力端子はコード
展開認識ユニツト12の第1の多位置入力端子に
も接続される。ユニツト10により行われる展開
の種類の決定がユニツト12により可能にされ
る。
展開認識ユニツト12の第1の多位置入力端子に
も接続される。ユニツト10により行われる展開
の種類の決定がユニツト12により可能にされ
る。
ユニツト12の第2の多位置入力端子はレジス
タ13に接続される。
タ13に接続される。
レジスタ13は誤り数字の数を貯えるためのも
のである。このレジスタ13の入力端子はユニツ
ト19に接続される。このユニツト19の第1の
制御入力端子は、入力信号を基準値と比較して、
予め設定されている値より大きいコードを示す信
号を発生するデジタル比較回路14の出力端子に
結合される。
のである。このレジスタ13の入力端子はユニツ
ト19に接続される。このユニツト19の第1の
制御入力端子は、入力信号を基準値と比較して、
予め設定されている値より大きいコードを示す信
号を発生するデジタル比較回路14の出力端子に
結合される。
回路14の多位置入力端子は可逆カウンタ7の
多位置出力端子に接続される。その出力端子は同
時にこのA−D変換器の出力端子でもある。
多位置出力端子に接続される。その出力端子は同
時にこのA−D変換器の出力端子でもある。
アナログ・スイツチ3の制御入力端子と、多重
しきい値比較ユニツト4の制御入力端子と、レジ
スタ13の制御入力端子は制御器18の第1、第
2、第3の出力端子15,16,17にそれぞれ
接続される。コード解析器9の第2の制御入力端
子と、コンボリユーシヨンおよび展開ユニツト1
0の制御入力端子と、可逆カウンタ7の制御入力
端子と、デジタル・スイツチの制御入力端子とは
ユニツト18の第4、第5、第6、第7の出力端
子19,20,21,22にそれぞれ接続され
る。
しきい値比較ユニツト4の制御入力端子と、レジ
スタ13の制御入力端子は制御器18の第1、第
2、第3の出力端子15,16,17にそれぞれ
接続される。コード解析器9の第2の制御入力端
子と、コンボリユーシヨンおよび展開ユニツト1
0の制御入力端子と、可逆カウンタ7の制御入力
端子と、デジタル・スイツチの制御入力端子とは
ユニツト18の第4、第5、第6、第7の出力端
子19,20,21,22にそれぞれ接続され
る。
ユニツト18の入力端子はコード展開認識ユニ
ツト12の出力端子に接続される。
ツト12の出力端子に接続される。
ユニツト12はたとえば第2図に示されている
ような組合せ論理回路の形で通常作られる。
ような組合せ論理回路の形で通常作られる。
この場合にはユニツト12は論理回路「AND」
23を含む。この回路23の数はコードの数字の
数に等しい。各回路23の出力端子24は回路
「OR」25の対応する入力端子に接続される。
回路25の出力端子はユニツト12の出力端子で
ある。この場合には回路23の第1の入力端子
は、ユニツト10の多位置出力端子に接続される
ユニツト12の第1の多位置入力端子を形成し、
回路23の第2の入力端子はレジスタ13の多位
置出力端子に結合されるユニツト12の多位置入
力端子を形成する。
23を含む。この回路23の数はコードの数字の
数に等しい。各回路23の出力端子24は回路
「OR」25の対応する入力端子に接続される。
回路25の出力端子はユニツト12の出力端子で
ある。この場合には回路23の第1の入力端子
は、ユニツト10の多位置出力端子に接続される
ユニツト12の第1の多位置入力端子を形成し、
回路23の第2の入力端子はレジスタ13の多位
置出力端子に結合されるユニツト12の多位置入
力端子を形成する。
変換器5と、スイツチ6と、カウンタ7,8と
ユニツト9,10,12,13,14のような新
しいユニツトと、新しい接続との存在により、同
じ1つの数字のコード表現のあいまいさに起因す
る度量衡検査を簡単にすることが可能である。符
号化中に誤り数字を排除するためにこのA−D変
換器の信頼度は高くされる。
ユニツト9,10,12,13,14のような新
しいユニツトと、新しい接続との存在により、同
じ1つの数字のコード表現のあいまいさに起因す
る度量衡検査を簡単にすることが可能である。符
号化中に誤り数字を排除するためにこのA−D変
換器の信頼度は高くされる。
数字の誤りには2種類あることに注目すべきで
ある。
ある。
第1は、出力アナログ量を形成するために基準
値を完全に使用できない時にいわゆる「接続の誤
り」(大きな障害を生ずる誤り)が存在する。
値を完全に使用できない時にいわゆる「接続の誤
り」(大きな障害を生ずる誤り)が存在する。
そして、第2に、出力アナログ信号を形成する
基準値がコード数字の重みに比例しないとすると
「デチユーニング」(パラメトリツク誤り)と呼ば
れる別の種類の誤りが存在する。
基準値がコード数字の重みに比例しないとすると
「デチユーニング」(パラメトリツク誤り)と呼ば
れる別の種類の誤りが存在する。
本発明のA−D変換器は、アナログ量のデジタ
ル量への直接変換のモードと、度量衡検査モード
との2つのモードで動作する。
ル量への直接変換のモードと、度量衡検査モード
との2つのモードで動作する。
入力アナログ量をn桁のpコードに変換する作
業はkサイクル以内で行われる。それらのサイク
ルのいずれかでコードのm桁が形成される。i番
目のサイクルはi−1個の増幅器2と、D−A変
換器11と、アナログ・スイツチ3のi番目のチ
ヤンネルと、デジタル・スイツチ6のi番目のチ
ヤンネルと、ユニツト9と回路14を除くこの変
換器の他のユニツトを含む。度量衡検査モードで
は全てのユニツトが含まれる。
業はkサイクル以内で行われる。それらのサイク
ルのいずれかでコードのm桁が形成される。i番
目のサイクルはi−1個の増幅器2と、D−A変
換器11と、アナログ・スイツチ3のi番目のチ
ヤンネルと、デジタル・スイツチ6のi番目のチ
ヤンネルと、ユニツト9と回路14を除くこの変
換器の他のユニツトを含む。度量衡検査モードで
は全てのユニツトが含まれる。
前記したように、pコードはフイボナツチpコ
ードと「ゴールデン」比例コードを含む。
ードと「ゴールデン」比例コードを含む。
この場合にはフイボナツチpコードは
N=o
〓i=0
ai・p(i);
の形による任意の自然数Nの表現を意味する。こ
こに、 aiΣ{0、1} pはi番目の数字またはフイボナツチi番目
のp数で、次のようにして計算される。p (i)=0、i<0の時 1、i=0の時p (i−1)+p (i−p−1)i>0の時 「ゴールデン」p比例コードにおいては任意の
実数Dが次式で表される。
こに、 aiΣ{0、1} pはi番目の数字またはフイボナツチi番目
のp数で、次のようにして計算される。p (i)=0、i<0の時 1、i=0の時p (i−1)+p (i−p−1)i>0の時 「ゴールデン」p比例コードにおいては任意の
実数Dが次式で表される。
D=+∝
〓l-
∝alal p
ここに、
alE{0、1}
αpはl番目の桁の重みで、p=0、1、2……
である。
である。
1つの同じ数については与えられた種類の1組
の同じ表現がある。それらのうちには、全ての
「1」の右側にp個より少くない「0」が存在す
ることが特徴であるいわゆる最小の形と呼ばれる
ものだけが存在する。p=0ではゴールデンp比
例コードは標準的な2進コードに一致する。
の同じ表現がある。それらのうちには、全ての
「1」の右側にp個より少くない「0」が存在す
ることが特徴であるいわゆる最小の形と呼ばれる
ものだけが存在する。p=0ではゴールデンp比
例コードは標準的な2進コードに一致する。
αpは次式の正の実根である。
Xp+1=Xp+1
コード桁位置の重みは次の再帰関係で互いにリ
ンクされる。
ンクされる。
αl p=αl p+αl(p+1) p
これはコードのコンボリユーシヨンと展開の演
算を行うための基礎である。コンボリユーシヨン
というのはl桁目の「0」と、(l−1)番目お
よび(l−p−1)番目の桁における「1」をそ
れぞれの否定により交換することを意味するもの
であつて〓で示される。
算を行うための基礎である。コンボリユーシヨン
というのはl桁目の「0」と、(l−1)番目お
よび(l−p−1)番目の桁における「1」をそ
れぞれの否定により交換することを意味するもの
であつて〓で示される。
展開というのはコンボリユーシヨンとは逆の演
算を意味するものであつて、これはl桁位置の
「1」と、(l−1)桁位置と(l−p−1)桁位
置における「0」との否定による交換を含むもの
であつて、〓で示される。
算を意味するものであつて、これはl桁位置の
「1」と、(l−1)桁位置と(l−p−1)桁位
置における「0」との否定による交換を含むもの
であつて、〓で示される。
それらの演算の主な特徴は、それらの演算がコ
ードにより表されている数値を変えるのではな
く、コード表現の形に従うだけである。
ードにより表されている数値を変えるのではな
く、コード表現の形に従うだけである。
入力アナログ量をpコードに直接変換するモー
ドではこの装置は次のように動作する。第1のサ
イクルでは、変換すべき入力アナログ量は入力端
子1からスイツチ3の第1の入力端子へ与えられ
る。このスイツチ3は、ユニツト18からの制御
信号に応じて、前記量を多重しきい値比較器4の
入力端子へ与える。この比較器4はこのアナログ
入力量を並列コードに変換する。この並列コード
は変換器5により直列ユニタリイ・コードに更に
変換される。この直列ユニタリイ・コードはスイ
ツチ6を介してカウンタ7,8の入力端子へ与え
られる。第2のサイクルでは、カウンタ8からの
pコードがユニツト10へ送られるユニツト10
ではユニツト18から与えられた制御信号の作用
の下にコードの表現形式が変更される。誤り桁位
置に「0」を有するコードの組合わせが得られる
と、ユニツト12は信号を発生してそれをユニツ
ト18へ与える。そうするとユニツト18は制御
信号の形成を止める。度量衡検査中に誤り桁位置
の数が検出される。ユニツト18の出力端子から
コードがD−A変換器11の入力端子に与えられ
る。このコードに対応するD−A変換器11の出
力端子からのアナログ量は増幅器21の第2の入
力端子へ与えられる。この増幅器の第1の入力端
子へは変換すべきアナログ量が与えられる。それ
らの量の差ΔIが増幅器21によりM倍に増幅され
てからスイツチ3の第2の入力端子へ与えられ
る。ユニツト18からの制御信号の作用の下に量
M・ΔIはユニツト4の入力端子へ与えられる。
この量に対応する並列ユニタリイ・コードが変換
器5により直列ユニタリイ・コードに変換され、
デジタル・スイツチ6を介してカウンタ8と7と
の入力入力端子へ与えられる。したがつて、この
第2のサイクルにおける変換の結果はカウンタ
7,8の内容に加え合わされる。第3と第4のサ
イクルにおいては、このA−D変換器は同様に動
作し、増幅22と23がそれぞれ第3と第4のサイ
クルにおいて動作する。
ドではこの装置は次のように動作する。第1のサ
イクルでは、変換すべき入力アナログ量は入力端
子1からスイツチ3の第1の入力端子へ与えられ
る。このスイツチ3は、ユニツト18からの制御
信号に応じて、前記量を多重しきい値比較器4の
入力端子へ与える。この比較器4はこのアナログ
入力量を並列コードに変換する。この並列コード
は変換器5により直列ユニタリイ・コードに更に
変換される。この直列ユニタリイ・コードはスイ
ツチ6を介してカウンタ7,8の入力端子へ与え
られる。第2のサイクルでは、カウンタ8からの
pコードがユニツト10へ送られるユニツト10
ではユニツト18から与えられた制御信号の作用
の下にコードの表現形式が変更される。誤り桁位
置に「0」を有するコードの組合わせが得られる
と、ユニツト12は信号を発生してそれをユニツ
ト18へ与える。そうするとユニツト18は制御
信号の形成を止める。度量衡検査中に誤り桁位置
の数が検出される。ユニツト18の出力端子から
コードがD−A変換器11の入力端子に与えられ
る。このコードに対応するD−A変換器11の出
力端子からのアナログ量は増幅器21の第2の入
力端子へ与えられる。この増幅器の第1の入力端
子へは変換すべきアナログ量が与えられる。それ
らの量の差ΔIが増幅器21によりM倍に増幅され
てからスイツチ3の第2の入力端子へ与えられ
る。ユニツト18からの制御信号の作用の下に量
M・ΔIはユニツト4の入力端子へ与えられる。
この量に対応する並列ユニタリイ・コードが変換
器5により直列ユニタリイ・コードに変換され、
デジタル・スイツチ6を介してカウンタ8と7と
の入力入力端子へ与えられる。したがつて、この
第2のサイクルにおける変換の結果はカウンタ
7,8の内容に加え合わされる。第3と第4のサ
イクルにおいては、このA−D変換器は同様に動
作し、増幅22と23がそれぞれ第3と第4のサイ
クルにおいて動作する。
ここで、度量衡検査モードにおけるこのA−D
変換器の動作を説明する。
変換器の動作を説明する。
検査動作は、このA−D変換器が(p+2)桁
目の位置の度量衡特性に一致するかどうかの検査
で開始される。この場合には、右側のp+1番目
の桁位置は良好な動作オーダにあると仮定する。
目の位置の度量衡特性に一致するかどうかの検査
で開始される。この場合には、右側のp+1番目
の桁位置は良好な動作オーダにあると仮定する。
このA−D変換器の入力端子1にはアナログ量
が与えられる。そのアナログ量は段が増加させら
れる。そのi番目の段はi番目の桁位置を検査す
るために用いられる。どの桁位置の検査動作も2
つの段階を含む。
が与えられる。そのアナログ量は段が増加させら
れる。そのi番目の段はi番目の桁位置を検査す
るために用いられる。どの桁位置の検査動作も2
つの段階を含む。
第1の段階中に段の量が前記した方法でコード
に変換される。
に変換される。
第2の段階中に与えられた段の量がコード化さ
れる。唯一の例外は、1つの上の桁がユニツト1
0におけるコード・コンボリユーシヨンにより除
外されることである。たとえば、6桁目(上位)
に「1」を含んでいるコードの組合わせ00100100
は組合わせ00011011により置き換えられる。この
場合には、可逆カウンタ7は逆カウント動作す
る。入力アナログ量がコードに変換されると、可
逆カウンタ7においては検査すべき桁位置の誤り
コードが得られる。それは1つの同じアナログ量
の2種類のコード表現の差である。その誤りコー
ドが所定の値をこえると、デジタル比較回路14
が信号を形成する。その信号はコード解析器9の
第1の制御入力端子へ与えられる。このユニツト
9はカウンタ8から与えられるコードの左側の桁
位置の数を決定する。制御器18から与えられた
信号の作用の下に、この誤り桁の数がレジスタ1
3へ入れられる。
れる。唯一の例外は、1つの上の桁がユニツト1
0におけるコード・コンボリユーシヨンにより除
外されることである。たとえば、6桁目(上位)
に「1」を含んでいるコードの組合わせ00100100
は組合わせ00011011により置き換えられる。この
場合には、可逆カウンタ7は逆カウント動作す
る。入力アナログ量がコードに変換されると、可
逆カウンタ7においては検査すべき桁位置の誤り
コードが得られる。それは1つの同じアナログ量
の2種類のコード表現の差である。その誤りコー
ドが所定の値をこえると、デジタル比較回路14
が信号を形成する。その信号はコード解析器9の
第1の制御入力端子へ与えられる。このユニツト
9はカウンタ8から与えられるコードの左側の桁
位置の数を決定する。制御器18から与えられた
信号の作用の下に、この誤り桁の数がレジスタ1
3へ入れられる。
この後で与えられたコード桁の度量衡検査が終
る。新しいユニツトとリンクとの存在により、こ
の方法を自動化することによつて度量衡検査が簡
単になる。また、入力基準値に対して求められる
確度はあまり高くなく、狂いはQi+1/3Qi-p〜Qi +2/3Qi-p(ここに、QiとQi-pはそれぞれi桁目と (i−p)桁目の位置のおもみである)の範囲内
で許される。符号化操作中にq個の誤り桁位置が
除去されるために、このA−D変換器の信頼度も
高くなる。qの最大値は次式により定められる。
る。新しいユニツトとリンクとの存在により、こ
の方法を自動化することによつて度量衡検査が簡
単になる。また、入力基準値に対して求められる
確度はあまり高くなく、狂いはQi+1/3Qi-p〜Qi +2/3Qi-p(ここに、QiとQi-pはそれぞれi桁目と (i−p)桁目の位置のおもみである)の範囲内
で許される。符号化操作中にq個の誤り桁位置が
除去されるために、このA−D変換器の信頼度も
高くなる。qの最大値は次式により定められる。
So−S* o≧Sp
ここに、Soは全てのnコード桁位置のおもみの
和、S* oはn個の桁位置によつて最小の形で表す
ことができる最大数、 Spはq個の誤り桁位置の全てのおもみの和であ
る。
和、S* oはn個の桁位置によつて最小の形で表す
ことができる最大数、 Spはq個の誤り桁位置の全てのおもみの和であ
る。
これにより、q個より多くない誤り桁位置を有
する変換器をぎせいにして、A−D変換器を大規
模集積回路で直列生産する際の歩留りを向上させ
ることが可能となる。
する変換器をぎせいにして、A−D変換器を大規
模集積回路で直列生産する際の歩留りを向上させ
ることが可能となる。
工業上の応用性
本発明の変換器は電気的値の測定に用いて最も
効果的である。この変換器はオートメーシヨン化
された装置と自動化された装置にも使用できる。
効果的である。この変換器はオートメーシヨン化
された装置と自動化された装置にも使用できる。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/SU1980/000112 WO1982000072A1 (en) | 1980-06-26 | 1980-06-26 | Analog-to-digital converter |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57500856A JPS57500856A (ja) | 1982-05-13 |
JPS6352806B2 true JPS6352806B2 (ja) | 1988-10-20 |
Family
ID=21616634
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP55501579A Expired JPS6352806B2 (ja) | 1980-06-26 | 1980-06-26 |
Country Status (4)
Country | Link |
---|---|
JP (1) | JPS6352806B2 (ja) |
DE (1) | DE3050456T1 (ja) |
GB (1) | GB2091507B (ja) |
WO (1) | WO1982000072A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SE428811B (sv) * | 1981-12-03 | 1983-07-25 | Karlstad Mekaniska Ab | Forfarande och anordning for framstellning av en flerskiktad pappersbana |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2110758A5 (ja) * | 1970-10-29 | 1972-06-02 | Sercel Rech Const Elect | |
SU662930A1 (ru) * | 1976-07-19 | 1979-05-15 | Таганрогский радиотехнический институт им. В.Д.Калмыкова | Устройство дл приведени р-кодов фибоначчи к минимальной форме |
US4161725A (en) * | 1977-11-09 | 1979-07-17 | Stakhov Alexei P | Analog-Fibonacci p-code converter |
SU758510A1 (ru) * | 1978-06-07 | 1980-08-23 | Винницкий политехнический институт | Аналого-цифровой преобразователь |
DE2848911C2 (de) * | 1978-11-10 | 1987-04-02 | Vinnickij politechničeskij institut, Vinnica | Digital/Analog-Wandler für gewichtete digitale Kodes |
-
1980
- 1980-06-26 JP JP55501579A patent/JPS6352806B2/ja not_active Expired
- 1980-06-26 DE DE803050456T patent/DE3050456T1/de active Granted
- 1980-06-26 GB GB8204360A patent/GB2091507B/en not_active Expired
- 1980-06-26 WO PCT/SU1980/000112 patent/WO1982000072A1/en active Application Filing
Also Published As
Publication number | Publication date |
---|---|
WO1982000072A1 (en) | 1982-01-07 |
GB2091507A (en) | 1982-07-28 |
GB2091507B (en) | 1983-11-30 |
JPS57500856A (ja) | 1982-05-13 |
DE3050456C2 (ja) | 1988-02-04 |
DE3050456T1 (de) | 1982-08-12 |
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