JPS6352807B2 - - Google Patents

Description

請求の範囲 １ Ｐ−コード−アナログ変換器であつて、コー
ド・ビツトの数に対応する数のキー素子を備え、
これら素子それぞれの出力端子は、Ｐ−コード・
ビツトの重みに比例する標本アナログ値を加え合
せるための加算器の対応する入力端子へ接続さ
れ、デジタルコードのビツトに対応した値のアナ
ログ値をそれぞれ生じる前記加算器の出力端子は
前記変換器の出力端子であり、前記加算器の出力
端子はキー素子の第１の多ビツト入力端子へ接続
されるＰ−コード−アナログ変換器において、入
力コードを逐次変換モードで貯え転換すると共
に、入出力対応検査モードで検査されるビツトの
重みに対応するコードを貯え転換するコード転換
ユニツト５を更に含み、このユニツト５の第１の
多ビツト入力端子１０は前記変換器の多ビツト入
力端子であり、ユニツト５の多ビツト出力端子は
キー素子１の第２の多ビツト入力端子１５へ接続
され、コード転換ユニツト５の第２の多ビツト入
力端子１１は誤りビツトの番号を貯えるユニツト
７の第２の多ビツト出力端子へ接続され、ユニツ
ト７の第１の多ビツト出力端子は制御器９の多ビ
ツト入力端子１２と、ユニツト７の第１の多ビツ
ト出力端子の出力およびコード転換ユニツト５の
出力に応じてコード転換の種類を決定するユニツ
ト８の第１の多ビツト入力端子１３へ接続され、
ユニツト８の第２の多ビツト入力端子１４はコー
ド転換ユニツト５の多ビツト出力端子へ接続さ
れ、その出力端子は制御入力端子１７を有する制
御器９の第１の入力端子１６へ接続され、制御器
９の第１の出力端子ははコード転換ユニツト５の
制御入力端子１８へ接続され、その第２の出力端
子は誤りビツトの番号を貯えるユニツト７の制御
入力端子１９へ接続され、その第３の出力端子は
出力信号レベルの差を分離するユニツト６の制御
入力端子２０へ接続され、ユニツト６の入力端子
は加算器２の出力端子へ接続されてなり、出力端
子から加算器２の出力信号レベルの差をユニツト
７の入力端子２１とユニツト９の入力端子２２に
与えることを特徴とするＰ−コード−アナログ変
換器。 技術分野 本発明は計算および測定の分野に関するもので
ありとくにＰ−コードをアナログ値に変換するた
めの変換器に関するものである。 ここでは「Ｐ−コード」という用語はフイボナ
ツチ（Fibonacci）Ｐ−コードと黄金比例を指す
ものとする。 背景技術 どのようなアナログ−デジタル変換器でも入出
力対応検査、すなわち、その入出力対応特性が求
められている値に一致するかどうかの検査を受け
る。そのような検査を行うためには大量の標本を
必要とするが、それは実際にはかなり困難なこと
である。その上に、入出力対応検査法は長い時間
がかかる。 コード・ビツトの数に一致する数のキー素子を
備えるＰ−コードをアナログ値に変換する変換器
が知られている。（A.P.StaKhov，Vvedenie
valgoritmerichesKuyu teoriyu izmereniya、
Moscow、Sovetskoye radio、1977、p.177参
照）。コード・ビツトの重みに比例するアナログ
値を標本化するための加算器の対応する入力端子
へ各主な素子の出力端子は接続される。キー素子
の入力端子は先行技術の変換器の入力端子であ
り、キー素子の出力端子はアナログ値を標本化す
るための加算器の出力端子へ接続される。 この先行技術の変換器は次のように動作する。 変換されるコードのビツトに対応する信号がキ
ー素子の入力端子へ与えられる。次に、変換され
ているコードで「１」に対応する信号が入力端子
に加えられているそれらのキー素子は、和が出力
アナログ値を表す対応する標本値を表す。 そのような変換器の入出力対応検査は複雑な操
作であつて、多数の標本を必要とするが、それら
多数の標本は発生が困難である。更に、少くとも
１ビツトに入出力対応上の誤りがあつた場合に、
従来の変換器は求められている入出力対応特性
（変換確度、出力特性の直線性など）に合致しな
いから、従来の変換器は信頼度が低い。 発明の開示 本発明は、同じ数をコードで表す際にあいまい
さを用いるために入出力対応検査が簡単となり、
信頼性を向上させることができるＰ−コード−ア
ナログ変換器を提供するものである。 本発明の目的は、Ｐ−コード−アナログ変換器
であつて、コード・ビツトの数に一致する数のキ
ー素子を備え、前記各素子の出力端子は、Ｐ−コ
ード・ビツトの重みに比例する標本アナログ値を
加え合わせるようになつている加算器の対応する
入力端子に接続され、その加算器の出力端子は前
記変換器の出力端子であり、前記加算器の多ビツ
ト出力端子はキー素子の第１の多ビツト入力端子
へ接続される前記Ｐ−コード−アナログ変換器に
おいて、この変換器はコード転換ユニツトを含
み、このコード転換ユニツトの第１の多ビツト入
力端子は前記変換器の多ビツト入力端子であり、
コード転換ユニツトの多ビツト出力端子はキー素
子の第２の多ビツト出力端子へ接続され、コード
転換ユニツトの第２の多ビツト入力端子は誤りビ
ツトの数を貯えるユニツトの第２の多ビツト出力
端子へ接続され、誤りビツトの数を貯えるユニツ
トの多ビツト出力端子は制御器の多ビツト入力端
子と、コード転換の種類を決定するためのユニツ
トの第１の多ビツト入力端子とに接続され、コー
ド転換の種類を決定するユニツトの第２の多ビツ
ト入力端子はコード転換ユニツトの多ビツト出力
端子へ接続され、コード転換の種類を決定するユ
ニツトの出力端子は制御器の第１の入力端子へ接
続され、この制御器は制御入力端子を有し、制御
器の第１の出力端子はコード転換ユニツトの制御
入力端子へ接続され、制御器の第２の出力端子は
誤りビツトの数を貯えるユニツトへ接続され、制
御器の第３の出力端子は出力信号のレベルの差を
分離するユニツトの制御入力端子へ接続され、こ
の分離ユニツトの入力端子は前記加算器の出力端
子へ接続され、前記分離ユニツトの出力端子は誤
りビツトの数を貯えるユニツトの入力端子と制御
器の第２の入力端子へ接続される、Ｐ−コード−
アナログ変換器より達成される。 本発明の変換器のそのような構造によりその入
出力対応検査が簡単になり、信頼度が改善され
る。

【図面の簡単な説明】

以下、図面を参照して、本発明をその実施例に
ついて詳細に説明する。 第１図はＰ−コードをアナログ値に変換する本
発明の変換器の全体的なブロツク図、第２図はコ
ード転換の種類を決定する本発明のユニツトの変
更例を示すブロツク図である。 発明を実施する最良のモード Ｐ−コードをアナログ値に変換する変換器はコ
ード・ビツトの数に対応する数のキー素子１を有
する。各素子１の出力端子は、コード・ビツトの
重みに比例する標本値を加え合わせるための加算
器２の対応する入力端子へ接続される。 この加算器２はたとえば重みづけられた電流源
として構成できる。 この加算器２の出力端子３はここで説明してい
る変換器の出力端子であつて、この加算器２の多
ビツト入力端子４は素子１の多ビツト入力端子へ
接続される。 本発明によれば、この変換器にはコード転換ユ
ニツト５と、加算器２の出力信号レベルの差をと
り出すユニツト６と、誤りビツトの数を貯えるユ
ニツト７と、コード転換の種類を決定するユニツ
ト８と、制御器９とが設けられる。 コード転換ユニツト５は入力コードを逐次変換
モードで貯え、転換し、かつ入出力対応検査モー
ドで検査されるビツトの重みに対応するコードを
貯え、転換するためのものである。 この好適な実施例においては、コード転換ユニ
ツト５はフイボナツチＰ−コードを最小の形に減
ずるための装置である（英国特許明細書第
1543302号）。 コード転換ユニツト５の第１の多ビツト入力端
子１０は前記変換器の多ビツト入力端子である。 コード転換ユニツト５の第２の多ビツト入力端
子はユニツト７の第２の多ビツト出力端子へ接続
される。 ユニツト７は誤りビツトの数を貯えるレジスタ
とすることができる。 ビツトの誤りには２つの種類があることに注意
すべきである。 第１に、出力アナログ値を形成するために標本
値を完全に使用できない時は、「非作動」型の誤
り（損害の大きい誤り）が存在する。 第２に、出力アナログ信号を形成する標本値が
コード・ビツトの重みに比例しない場合には、
「めちやくちやな」種類の誤り（パラメータの誤
り）が存在する。 ユニツト７の第１の多ビツト出力端子は、制御
器９の多ビツト入力端子１２と、ユニツト８の第
１の多ビツト入力端子１３に接続される、ユニツ
ト８の第２の多ビツト入力端子１４はコード転換
ユニツト５の多ビツト出力端子へ接続され、コー
ド転換ユニツト５の多ビツト出力端子は素子１の
第２の多ビツト出力端子１５へも接続される。 ユニツト８の出力端子は制御器９の第１の入力
端子１６へ接続される。 制御器９の制御入力端子１７へは前記変換器の
動作モードの入力スイツチ信号が外部制御器（図
示せず）から加えられる。 制御器９の第１の出力端子はコード転換ユニツ
ト５の制御入力端子１８へ接続され、制御器９の
第２の出力端子はユニツト７の制御入力端子１９
へ接続される。制御器９の第３の出力端子はユニ
ツト６の制御入力端子２０へ接続される。ユニツ
ト６の入力端子はユニツト２の出力端子３へ接続
され、ユニツト６の出力端子はユニツト７の入力
端子２１と制御器９の第２の入力端子２２へ接続
される。 したがつて、変換器の動作モードのスイツチ信
号と、逐次変換モードと入出力対応検査モードと
における誤りビツトの存在を示す信号が入力端子
へ与えられる制御器９により、ユニツト５，６，
７の間で所定の動作モードにおいて必要な相互作
用を行うことが可能にされる。 誤りビツトの存在を示す出力信号を発生するユ
ニツト６は差動増幅器で構成でき、ユニツト７か
らの信号に応じてコード転換ユニツト５により行
われるコード転換の種類を決定するユニツト８
は、第２図に示されているような種類の組合わせ
論理回路とすることができる。 この場合には、ユニツト８はコード・ビツトの
数ｎに対応する数の論理アンド回路２３を有す
る。各回路２３の出力端子はオア回路２４の対応
する入力端子へ接続される。オア回路２４の出力
端子はユニツト８の出力端子である。回路２３の
第１の入力端子はユニツト８の第１の多ビツト入
力端子１３を構成し、その第２の入力端子は前記
ユニツト８の第２の多ビツド入力端子１４を構成
する。 本発明の変換器は、Ｐ−コードをアナログ値へ
変換するために入出力対応検査モードと逐次変換
モードの２つのモードで動作させることができ
る。第１のモードは第２のモードに先行せねばな
らない。１つの動作モードから別の動作モードへ
の切り換えは、制御入力端子１６へ与えられる命
令に応じて行われる。 先に説明したように、Ｐ−コードはフイボナツ
チＰ−コードと黄金ｐ−比例のコードを含む。 フイボナツチＰ−コードは任意の自然数を次の
ような形で表したものである。 Ｎ＝_o 〓ⁱ⁼⁰ a_{i p}(i) (1) ここに、a_iＥ｛０、１｝ _pはｉ番目のビツトすなわちｉ番目のフイボ
ナツチｐ−数の重みであつて、次のようにして計
算される。 a_i(i)＝０ ０の時 １ ＝０の時_p （ｉ−１）＋（ｉ−ｐ−１） ｉ＞０の時 (2) 黄金ｐ−比例のコードは次のような形に任意の
定数Ｄを表すものである。 Ｄ＝_+D 〓^i=-D a_iαⁱ _p (3) ここに、a_iＥ｛０、１｝、αⁱ _pはｉ番目のビツトの重
みで αⁱ _p＝α^i-1 _p＋α^i-p-1 _p である。次式はαⁱ _pについて実行される。 αⁱ _p＝α^i-1 _p＋α^i-p-1 _p (4) 式(1)と(3)に示されている形の同じ数の複数の表
現がある。前記表現の中にも、ｐ−「０」よりも
小さくないものが各「１」の右側にある。そのよ
うな表現形式は最小と呼ばれる。最小形からＰ−
コードの他の任意の表現形式への変換はコードを
転換（すなわち、延長）することにより行われ
る。この操作は式(2)と(4)を基にしている。コード
の転換はｉ番目のビツトの１つを（ｉ−１）番目
のビツトと（ｉ−ｐ−１）番目のビツトの１つで
置き換えることにある。その置き換えは後者に零
が存在する場合に行われる。上記の操作の特徴
は、コードにより表される数の値を変化せず、コ
ードの形式のみを変えることのみに存する。コー
ドの転換は〓〓〓で示される。 Ｐ−コードをアナログ値に変換するための変換
器の入出力対応検査は、前記変換器のビツトの重
みの間の主な関係を検査することを基にしてい
る。そのビツトは、たとえばｐ＝１の時に、次に
ようなものである。 X₁＝X_1-1＋X_1-2 (5) X1＝_l-2 〓ⁱ⁼⁰ Ｘ＋X′₀ (6) ここに、X′₀は重みが最下位ビツトの重みに等
しい付加ビツトである。 X₁＝X_1-1＋X_1-3＋X_1-4 (7) 式（５、６、７）を基にして、本発明の変換器
のビツドは種類、、の転換操作を受ける。
その操作は、１番目のビツトを式(5)、(6)、(7)の右
辺に存在する「１」で置き換えることに存する。 たとえばｐ＝１の時には入出力対応検査は次の
ようにして行われる。 制御器９から指令が与えられると、ユニツト５
の最上位のビツトに「１」が挿入される。次に、
制御器９から与えられた信号から、この「１」は
第１の種類の転換操作を受ける。 誤りビツトが存在する場合には、式(5)はそれら
のビツトに対して行われず、ユニツト６はユニツ
ト７、制御器９へ与えられる信号を形成する。ユ
ニツト７においては、各時刻に「１」が２つの上
位ビツトに記録されて、変換器の出力信号のレベ
ルの差を検出するためにユニツト６を作動させた
転換の部分を占める。 制御器９からの信号に応じた各操作に続いて、
ユニツト６は初期状態にリセツトされる。転換操
作を行うある信号時間だけユニツト６が動作しな
かつたとすると、制御器９は信号を発生して入力
端子１２へ与えられる信号についての入出力対応
検査を終らせる。第１の種類の転換が終つた後
で、制御器９は、ユニツト７からユニツト５へ、
「１」を予測される誤りビツトの下位ｋ番目の位
に記録させる信号を発生する。制御器９から指令
が与えられると、上の「Ｉ」は第１の種類の転換
にさらされる。ユニツト６がこの時に動作するも
のとすると、ユニツト７はこのビツトの番号を誤
りであるとして固定する。これはｋ番目のビツト
における「１」の形で行われる。ユニツト５の
（ｋ＋１）番目のビツトに１が記録され、ユニツ
ト８は第２の種類の転換を可能にする信号を形成
する。ｋ番目の１が発生されている間にユニツト
６が動作してないとすると、このビツトの番号の
固定はユニツト７で起らない。次に、制御器９に
より発生された指令から、ユニツト５の（ｋ＋
１）番目のビツトに記録された「１」の転換が行
われる。行われる転換の種類はユニツト８により
決定される。ユニツト５の（ｋ＋１）番目のビツ
トに置かれる「１」が転換される時にユニツト６
が動作したとすると、このビツトの番号が誤りビ
ツトの番号としてユニツト７により固定される。 入出力対応検査の全過程中に転換の種類を決定
するためにユニツト８により行われる転換の種類
の選択はユニツト７の状態により決定される。 残りの可能な誤りビツトも入出力対応検査の過
程は同じようなやり方で行われる。 ここで説明している変換器を検査する過程は、
（ｋ＋１）個より少くない上位の正しいビツトが
引き続くｍ個（１≦ｍ≦ｐ）の誤りビツトより成
る各群より先行するものとすると、最も近いビツ
トに対して行われ、誤りビツトの群から取られた
最上位のビツトが本発明の変換器の最上位のビツ
トだとすると、そのような条件は不要である。そ
の他の場合では、（ｐ＋１）番目の下位誤りビツ
トを除き、検査は最も近い２ビツトまたは３ビツ
トに対して行われる。それらのビツトの数は１ビ
ツトの確度で常に決定される。 ビツトの重みやｐ＝１フイボナツチ数に比例
し、第１と第４のビツトの誤りであるような本発
明の７ビツト変換器を入出力対応検査する例を第
１表に示す。

【表】

【表】 そのような変換器の入出力対応検査は最も近い
ビツトに対して行われる。 この第１表のクロツク２の欄には、加算器２と
ユニツト６との動作関係の一例が示されている。
ユニツト６は、ユニツト５がコード転換動作を行
つているとき、加算器２の出力端子におけるアナ
ログ信号の変化を決定する。 第１表において加算器２の第１ビツト誤りであ
るからコード「1000000」および「01100000」が
与えられたとき加算器２の出力端子におけるアナ
ログ信号が異つたものとなる。ユニツト６はこの
異なり、つまり差をその出力信号を変えることに
より登録し、そのとき出力端子に論理「１」を生
じる。 本発明の変換器はＰ−コードをアナログ値に変
換するために逐次変換モードで次のようにして動
作する。 制御器９はユニツト６の動作を禁止し、ユニツ
ト７，８，５を動作可能状態にする。 変換器内に誤りビツトがないものとすると、制
御器９はユニツト５において転換が行われること
を禁止し、最小の形式で与えられたソース・デジ
タル・コードが入力端子１０へ与えられ、そこで
そのコードは知られているやり方で等価のアナロ
グ値に変換される。 入出力対応検査中に誤りビツトが検出されたと
すると、ユニツト７はユニツト８へ信号を生ず
る。それらのユニツトは、ユニツト７の中に固定
されている誤りビツトの番号に一致する番号を有
するビツトにおけるソース・コードの１つにおい
て転換を可能にする信号を形成する。本発明の変
換器は、（ｍ＋１）より小さくない下位の正しい
ビツトがｍ個（１≦ｍ≦ｐ）の引き続く誤りビツ
トの各群に追従しないか、（ｍ＝ｐ）誤りビツト
の１つの群より多くない誤りビツトの群があるも
のとすると、デジタル値の等価アナログへの正し
い変換を行う。 一般的な場合には次の条件を満さねばならな
い。 Ｓ−S′_o≧S_p ここに、Ｓはｎビツト変換器の全ての重みの
和、S′_oは最大コード組合わせの全ての重みの和、
S_pは全ての誤りビツトの重みの和である。 ８ビツト（第１のビツトの誤りである）変換器
によるｐ＝１フイボナツチ・コードの等価アナロ
グへの変換の一例を第２表に示す。

【表】 ↑ ↑