JPS6352484B2 - - Google Patents
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- JPS6352484B2 JPS6352484B2 JP782680A JP782680A JPS6352484B2 JP S6352484 B2 JPS6352484 B2 JP S6352484B2 JP 782680 A JP782680 A JP 782680A JP 782680 A JP782680 A JP 782680A JP S6352484 B2 JPS6352484 B2 JP S6352484B2
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- 230000003321 amplification Effects 0.000 claims description 15
- 230000009977 dual effect Effects 0.000 claims description 15
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 15
- 230000007423 decrease Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 230000005684 electric field Effects 0.000 description 7
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/3052—Automatic control in amplifiers having semiconductor devices in bandpass amplifiers (H.F. or I.F.) or in frequency-changers used in a (super)heterodyne receiver
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- Control Of Amplification And Gain Control (AREA)
- Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)
Description
【発明の詳細な説明】
本発明は、デユアルゲートFETを高周波増幅
素子として用いたテレビジヨンチユーナの利得制
御回路に関するものである。
素子として用いたテレビジヨンチユーナの利得制
御回路に関するものである。
第１図は従来の電源電圧の高い（例えば12V）
デユアルゲートFETを用いた高周波増幅回路の
バイアス回路を示したものである。図において、
１はデユアルゲートFET、２はドレイン電極、
３はソース電極、４は第１ゲート電極、５は第２
ゲート電極である。
デユアルゲートFETを用いた高周波増幅回路の
バイアス回路を示したものである。図において、
１はデユアルゲートFET、２はドレイン電極、
３はソース電極、４は第１ゲート電極、５は第２
ゲート電極である。
端子１２にはAGC電圧が印加され、抵抗６を
介して第２ゲート電極５（以下電極を省略し
FETの各電極を第１ゲート・第２ゲート・ドレ
イン・ソースと称す。）にバイアス電圧が印加さ
れる。７，８はそれぞれ抵抗で、端子１１に加え
られた電源電圧を分割し、第１ゲート４の電圧を
決定している。９はソース抵抗、１０はソース・
アース間に一定のバイアス電圧を与え、AGC電
圧を下げ、ドレイン電流を減少させた時、ソー
ス・第２ゲート間の電圧を負にしFETをカツト
オフさせるための抵抗である。
介して第２ゲート電極５（以下電極を省略し
FETの各電極を第１ゲート・第２ゲート・ドレ
イン・ソースと称す。）にバイアス電圧が印加さ
れる。７，８はそれぞれ抵抗で、端子１１に加え
られた電源電圧を分割し、第１ゲート４の電圧を
決定している。９はソース抵抗、１０はソース・
アース間に一定のバイアス電圧を与え、AGC電
圧を下げ、ドレイン電流を減少させた時、ソー
ス・第２ゲート間の電圧を負にしFETをカツト
オフさせるための抵抗である。
このような回路において、デユアルゲート
FETでの利得制御は一般に次のように行なわれ
ている。すなわち、強電界信号を受信すると、第
２ゲート５に印加されるAGC電圧は下がり、ソ
ース・第２ゲート間電圧は小さくなり、これによ
りドレイン電流は減少する。このためFETの相
互コンダクタンスgnは低下し、電力利得は下が
る。つまり、リバースAGCにより利得制御が行
なわれている。この回路においては、利得制御量
が大きくなるとドレイン電流が小さくなり、ソー
ス抵抗９の電圧降下が小さくなる。そして、ソー
ス・アース間の電圧は下がり、ソース・第１ゲー
ト間電圧VG1Sは増加する。
FETでの利得制御は一般に次のように行なわれ
ている。すなわち、強電界信号を受信すると、第
２ゲート５に印加されるAGC電圧は下がり、ソ
ース・第２ゲート間電圧は小さくなり、これによ
りドレイン電流は減少する。このためFETの相
互コンダクタンスgnは低下し、電力利得は下が
る。つまり、リバースAGCにより利得制御が行
なわれている。この回路においては、利得制御量
が大きくなるとドレイン電流が小さくなり、ソー
ス抵抗９の電圧降下が小さくなる。そして、ソー
ス・アース間の電圧は下がり、ソース・第１ゲー
ト間電圧VG1Sは増加する。
一般に、利得減衰量が大きくなる強電界信号の
受信時にVG1Sの値の増加分が小さいと、混変調妨
害特性が劣化することが知られている。高い電源
電圧でチユーナを駆動した場合には、強電界信号
の受信時にVG1Sの増加分を比較的大きくとれ、特
に混変調特性について問題はなかつた。
受信時にVG1Sの値の増加分が小さいと、混変調妨
害特性が劣化することが知られている。高い電源
電圧でチユーナを駆動した場合には、強電界信号
の受信時にVG1Sの増加分を比較的大きくとれ、特
に混変調特性について問題はなかつた。
しかしながら、近年ポータブルテレビ等の普及
により、低電圧で駆動できるチユーナの要求が高
まつてきた。電源電圧を下げた低電圧で、第１図
に示した従来のデユアルゲートFETを用いた高
周波増幅回路を駆動する場合には、高周波増幅用
デユアルゲートFET１の電力利得の低下を避け
るために、ドレイン・ソース間電圧VDSを大きく
とる必要がある。このため、ソース抵抗９を小さ
くするか、あるいは抵抗１０を大きくし、ソー
ス・アース間のバイアス電圧を低く設定せざるを
得なかつた。
により、低電圧で駆動できるチユーナの要求が高
まつてきた。電源電圧を下げた低電圧で、第１図
に示した従来のデユアルゲートFETを用いた高
周波増幅回路を駆動する場合には、高周波増幅用
デユアルゲートFET１の電力利得の低下を避け
るために、ドレイン・ソース間電圧VDSを大きく
とる必要がある。このため、ソース抵抗９を小さ
くするか、あるいは抵抗１０を大きくし、ソー
ス・アース間のバイアス電圧を低く設定せざるを
得なかつた。
このようにすると、AGC電圧を下げ、ドレイ
ン電流を減少させて利得制御を行なつた時、最大
利得時からの利得制御時のソース・アース間の電
圧変化量は、電源電圧が高い場合に比べて小さ
く、それに従い、第１ゲート・ソース間の電圧
VG1Sの変化量も小さくなる。
ン電流を減少させて利得制御を行なつた時、最大
利得時からの利得制御時のソース・アース間の電
圧変化量は、電源電圧が高い場合に比べて小さ
く、それに従い、第１ゲート・ソース間の電圧
VG1Sの変化量も小さくなる。
このため、上記のようなデユアルゲートFET
を低い電源電圧で駆動した場合には、強電界の混
変調妨害特性が劣化して問題となつた。
を低い電源電圧で駆動した場合には、強電界の混
変調妨害特性が劣化して問題となつた。
これを改善するために、FETの第２ゲートに
印加するリバースAGC電圧をトランジスタ等の
インバータにより反転してフオワードAGC電圧
とし、この電圧を第１ゲートに印加する。そし
て、利得減衰量の大きな領域でのVG1Sの値を大き
くして混変調妨害特性の劣化を改善する方法が行
なわれている。
印加するリバースAGC電圧をトランジスタ等の
インバータにより反転してフオワードAGC電圧
とし、この電圧を第１ゲートに印加する。そし
て、利得減衰量の大きな領域でのVG1Sの値を大き
くして混変調妨害特性の劣化を改善する方法が行
なわれている。
第２図にその高周波回路のバイアスを示す。第
２図において第１図と同様の作用をするものは同
一符号で示す。１５はインバータ用のトランジス
タ、１６〜２０はバイアス抵抗であり、トランジ
スタ１５のベースにはAGC電圧が印加される。
２図において第１図と同様の作用をするものは同
一符号で示す。１５はインバータ用のトランジス
タ、１６〜２０はバイアス抵抗であり、トランジ
スタ１５のベースにはAGC電圧が印加される。
この回路において利得制御を開始しAGC電圧
を下げると、それに従つて、トランジスタ１５の
コレクタに流れる電流は減少し、抵抗１６の電圧
降下は小さくなる。このためトランジスタ１５の
コレクタ電圧は上昇し第１ゲート・アース間の電
圧VG1Eも上昇する。すなわち、利得減衰量の大き
なAGC電圧においても、第１ゲート・ソース間
の電圧VG1Sを大きくとれ、強電界受信時の混変調
妨害特性を改善できる。
を下げると、それに従つて、トランジスタ１５の
コレクタに流れる電流は減少し、抵抗１６の電圧
降下は小さくなる。このためトランジスタ１５の
コレクタ電圧は上昇し第１ゲート・アース間の電
圧VG1Eも上昇する。すなわち、利得減衰量の大き
なAGC電圧においても、第１ゲート・ソース間
の電圧VG1Sを大きくとれ、強電界受信時の混変調
妨害特性を改善できる。
第３図は、これらの効果を比較するための混変
調妨害特性であり、実線は第１図に示す従来のバ
イアス回路で電源電圧を従来通り高く選択した時
の特性、点線は同じ回路で電源電圧を約半分とし
た時の特性、一点鎖線は第２図に示す回路で、電
源電圧を従来の半分に選択した時の特性である。
第２図の回路では、電源電圧を従来の半分にして
も、従来の高い電源電圧と同程度の性能が得られ
ていることが分かる。
調妨害特性であり、実線は第１図に示す従来のバ
イアス回路で電源電圧を従来通り高く選択した時
の特性、点線は同じ回路で電源電圧を約半分とし
た時の特性、一点鎖線は第２図に示す回路で、電
源電圧を従来の半分に選択した時の特性である。
第２図の回路では、電源電圧を従来の半分にして
も、従来の高い電源電圧と同程度の性能が得られ
ていることが分かる。
次に、第４図にデユアルゲートFETを用いた
第１図の高周波増幅回路をVHFバンドとUHFバ
ンドの高周波に適用した場合のAGC電圧対利得
制御量、および混変調妨害特性の関係を示す。実
線がVHF、点線がUHFの特性であり、UHF高
周波増幅回路は、VHF高周波増幅回路に比べ、
利得制御量が少なく、混変調特性が良好となる利
得制御量の値がより少ない値になるなどUHFチ
ユーナとVHFチユーナの高周波増幅回路の特性
は異なる。
第１図の高周波増幅回路をVHFバンドとUHFバ
ンドの高周波に適用した場合のAGC電圧対利得
制御量、および混変調妨害特性の関係を示す。実
線がVHF、点線がUHFの特性であり、UHF高
周波増幅回路は、VHF高周波増幅回路に比べ、
利得制御量が少なく、混変調特性が良好となる利
得制御量の値がより少ない値になるなどUHFチ
ユーナとVHFチユーナの高周波増幅回路の特性
は異なる。
電源電圧を低くして第２図の高周波増幅回路に
VHFバンドとUHFバンドの高周波を適用した場
合にも、上記と同様に特性が異なる。そのため、
UHFチユーナとVHFチユーナの高周波増幅回路
の特性を共に良好にするためにはインバータ回路
の電圧変化をUHFチユーナとVHFチユーナとで
異なる設計にする必要があつた。
VHFバンドとUHFバンドの高周波を適用した場
合にも、上記と同様に特性が異なる。そのため、
UHFチユーナとVHFチユーナの高周波増幅回路
の特性を共に良好にするためにはインバータ回路
の電圧変化をUHFチユーナとVHFチユーナとで
異なる設計にする必要があつた。
以上のように、電源電圧を低くしてデユアルゲ
ートFETの高周波増幅回路を有するUHFチユー
ナおよびVHFチユーナを駆動した場合には、部
品点数が多くなるという欠点があつた。
ートFETの高周波増幅回路を有するUHFチユー
ナおよびVHFチユーナを駆動した場合には、部
品点数が多くなるという欠点があつた。
本発明の目的は、強電界混変調妨害特性の改善
を図るインバータ回路を低電圧で駆動するUHF
およびVHFチユーナのデユアルゲートFET高周
波増幅回路に共通して用いることにより、チユー
ナ部品点数の増加を最小限に抑えさらにVHFチ
ユーナおよびUHFチユーナのそれぞれの混変調
妨害特性を良好にする最適なバイアスを与えるこ
とができる利得制御回路を提供することにある。
を図るインバータ回路を低電圧で駆動するUHF
およびVHFチユーナのデユアルゲートFET高周
波増幅回路に共通して用いることにより、チユー
ナ部品点数の増加を最小限に抑えさらにVHFチ
ユーナおよびUHFチユーナのそれぞれの混変調
妨害特性を良好にする最適なバイアスを与えるこ
とができる利得制御回路を提供することにある。
本発明は、部品点数の増加を最小限にするため
に、AGC電圧を反転させるトランジスタインバ
ータをVHFチユーナ、およびUHFチユーナの高
周波増幅回路に共通に使用するとともに、各バン
ドの電源電圧を利用し、それぞれのバンドに適し
たバイアスをそれぞれの高周波増幅用デユアルゲ
ートFETに加えるようにしたことに特徴がある。
に、AGC電圧を反転させるトランジスタインバ
ータをVHFチユーナ、およびUHFチユーナの高
周波増幅回路に共通に使用するとともに、各バン
ドの電源電圧を利用し、それぞれのバンドに適し
たバイアスをそれぞれの高周波増幅用デユアルゲ
ートFETに加えるようにしたことに特徴がある。
以下本発明の一実施例を図面を用いて説明す
る。第５図は従来の約1/2の電源電圧で駆動する
デユアルゲートFETを用いたVHFチユーナ、お
よびUHFチユーナの高周波増幅回路のバイアス
回路および利得制御回路を示したもので、２１は
VHFチユーナの高周波増幅用FET、２２はUHF
チユーナの高周波増幅用FET、２３はVHF帯受
信時の電源電圧供給端子、２４はUHF帯受信時
の電源電圧供給端子、２５〜３８は抵抗、３９は
スイツチングダイオード、４０はＵ、Ｖ帯共通の
電源電圧が印加される電源電圧端子であり、第
１，２図と同じものには第１，２図と同じ符号を
使い、VHFとUHFの区別を付けるために符号の
後にａとｂを付した。
る。第５図は従来の約1/2の電源電圧で駆動する
デユアルゲートFETを用いたVHFチユーナ、お
よびUHFチユーナの高周波増幅回路のバイアス
回路および利得制御回路を示したもので、２１は
VHFチユーナの高周波増幅用FET、２２はUHF
チユーナの高周波増幅用FET、２３はVHF帯受
信時の電源電圧供給端子、２４はUHF帯受信時
の電源電圧供給端子、２５〜３８は抵抗、３９は
スイツチングダイオード、４０はＵ、Ｖ帯共通の
電源電圧が印加される電源電圧端子であり、第
１，２図と同じものには第１，２図と同じ符号を
使い、VHFとUHFの区別を付けるために符号の
後にａとｂを付した。
このような回路において、端子１２に印加され
たAGC電圧は抵抗２５，２６および抵抗３１，
３２により分割され、それぞれ、FET２１，２
２の第２ゲート５ａ，５ｂに印加される。またこ
のAGC電圧は抵抗１８，１９により分割され、
トランジスタ１５のベースに加えられている。ト
ランジスタ１５のエミツタ・アース間に抵抗２０
が、電源電圧端子１４ｂとトランジスタ１５のエ
ミツタ間にはダイオード３９と抵抗３８が、また
電源電圧端子４０とトランジスタ１５のコレクタ
間には抵抗３５がそれぞれ接続されている。
たAGC電圧は抵抗２５，２６および抵抗３１，
３２により分割され、それぞれ、FET２１，２
２の第２ゲート５ａ，５ｂに印加される。またこ
のAGC電圧は抵抗１８，１９により分割され、
トランジスタ１５のベースに加えられている。ト
ランジスタ１５のエミツタ・アース間に抵抗２０
が、電源電圧端子１４ｂとトランジスタ１５のエ
ミツタ間にはダイオード３９と抵抗３８が、また
電源電圧端子４０とトランジスタ１５のコレクタ
間には抵抗３５がそれぞれ接続されている。
トランジスタ１５のコレクタ電圧は抵抗２７，
２８あるいは抵抗３３，３４で分割され、それぞ
れFET２１，２２の第１ゲート４ａ，４ｂに印
加されている。
２８あるいは抵抗３３，３４で分割され、それぞ
れFET２１，２２の第１ゲート４ａ，４ｂに印
加されている。
まずVHFバンド受信時には、電源端子１４ａ
をへてFET２１のドレイン２ａに電源電圧が印
加されVHFチユーナの高周波増幅回路が動作す
る。このとき、トランジスタ１５のベースには
AGC電圧が印加され、コレクタ電流が流れる。
そしてトランジスタ１５のコレクタには電源電圧
端子４０に印加された電圧から抵抗３５による電
圧降下分を差引いた電圧が発生し、この電圧を抵
抗２７および抵抗２８で分圧した電圧がFET２
１の第１ゲート４ａに加わる。
をへてFET２１のドレイン２ａに電源電圧が印
加されVHFチユーナの高周波増幅回路が動作す
る。このとき、トランジスタ１５のベースには
AGC電圧が印加され、コレクタ電流が流れる。
そしてトランジスタ１５のコレクタには電源電圧
端子４０に印加された電圧から抵抗３５による電
圧降下分を差引いた電圧が発生し、この電圧を抵
抗２７および抵抗２８で分圧した電圧がFET２
１の第１ゲート４ａに加わる。
最大利得時にはAGC電圧が最大で抵抗３５の
電圧降下は大きくなる。抵抗２７，２８の抵抗値
は、この時FET２１が最大の電力利得となるよ
うに設定する。
電圧降下は大きくなる。抵抗２７，２８の抵抗値
は、この時FET２１が最大の電力利得となるよ
うに設定する。
利得減衰時には、AGC電圧が降下し、ドレイ
ン電流が減少するとともにトランジスタ１５のベ
ース電圧も小さくなりトランジスタ１５に流れる
電流が減少する。このため抵抗３５の電圧降下も
小さくなつてコレクタ電圧は高くなり、第１ゲー
ト４ａの電圧変化はAGC電圧の変化と逆特性と
なる。すなわち、FET２１のVG1Sの値は利得減
衰量が大きくなるとともに増加し強電界受信時の
混変調妨害特性を良好にできる。
ン電流が減少するとともにトランジスタ１５のベ
ース電圧も小さくなりトランジスタ１５に流れる
電流が減少する。このため抵抗３５の電圧降下も
小さくなつてコレクタ電圧は高くなり、第１ゲー
ト４ａの電圧変化はAGC電圧の変化と逆特性と
なる。すなわち、FET２１のVG1Sの値は利得減
衰量が大きくなるとともに増加し強電界受信時の
混変調妨害特性を良好にできる。
次にUHFバンド受信時には、電源電圧端子１
４ｂを介してFET２２のドレイン２ｂに電源電
圧を供給する。この時トランジスタ１５のエミツ
タには抵抗３８とダイオード３９を介して電源電
圧端子１４ｂからUHFバンド受信用の電圧が印
加される。この時もVHF受信時と同様に抵抗３
３，３４は最大利得時のAGC電圧で、FET２２
が最大電力利得となるように抵抗値が選択され
る。AGC電圧が降下するとVHF受信時と同様に
コレクタ電圧が上昇し、FET２２のVG1Sも増加
する。しかし、あるAGC電圧以下になると、ト
ランジスタ１５のエミツタに印加されたバイアス
電圧により、トランジスタ１５はカツトオフし、
第１ゲート電圧は一定電圧となり、VHF受信時
に比べ、小さい利得減衰量でVG1Sの増加はゆるや
かになる。
４ｂを介してFET２２のドレイン２ｂに電源電
圧を供給する。この時トランジスタ１５のエミツ
タには抵抗３８とダイオード３９を介して電源電
圧端子１４ｂからUHFバンド受信用の電圧が印
加される。この時もVHF受信時と同様に抵抗３
３，３４は最大利得時のAGC電圧で、FET２２
が最大電力利得となるように抵抗値が選択され
る。AGC電圧が降下するとVHF受信時と同様に
コレクタ電圧が上昇し、FET２２のVG1Sも増加
する。しかし、あるAGC電圧以下になると、ト
ランジスタ１５のエミツタに印加されたバイアス
電圧により、トランジスタ１５はカツトオフし、
第１ゲート電圧は一定電圧となり、VHF受信時
に比べ、小さい利得減衰量でVG1Sの増加はゆるや
かになる。
このようにしたのは、第４図からわかるよう
に、UHF高周波増幅回路ではVHF高周波増幅回
路に比べて利得減衰量が小さい範囲すなわち、
VG1S電圧が低い範囲で、混変調妨害特性が良好で
あり、それ以上VG1Sの値を増加すると、利得減衰
量が大きくなつた場合の混変調妨害特性が劣化す
ることが知られているので、これをできるだけ軽
減するためである。
に、UHF高周波増幅回路ではVHF高周波増幅回
路に比べて利得減衰量が小さい範囲すなわち、
VG1S電圧が低い範囲で、混変調妨害特性が良好で
あり、それ以上VG1Sの値を増加すると、利得減衰
量が大きくなつた場合の混変調妨害特性が劣化す
ることが知られているので、これをできるだけ軽
減するためである。
第６図、第７図は第５図に示した実施例の混変
調妨害特性を示したもので、第６図はVHF高周
波増幅回路の特性、第７図はUHF高周波増幅回
路の特性である。また実線は第１図に示した従来
の電源電圧の高い回路の特性であり、点線が第５
図の本実施例の特性である。
調妨害特性を示したもので、第６図はVHF高周
波増幅回路の特性、第７図はUHF高周波増幅回
路の特性である。また実線は第１図に示した従来
の電源電圧の高い回路の特性であり、点線が第５
図の本実施例の特性である。
本実施例の回路によれば第６図、第７図から明
らかなようにUHF、VHFの両方とも従来の回路
の特性と同等もしくはそれ以上の性能が得られて
いる。
らかなようにUHF、VHFの両方とも従来の回路
の特性と同等もしくはそれ以上の性能が得られて
いる。
また第７図の一点鎖線は抵抗３８およびダイオ
ード３９によるUHFバンド受信用の電源電圧を
利用した補正回路を用いない時の特性を示してい
る。第７図の特性図をみれば、第５図に示す補正
回路を用いた本実施例の方が補正回路を用いない
場合に比べ利得減衰量が20〜30dB近辺の性能が
優れていることがわかる。なお本実施例でインバ
ータとしてトランジスタを用いているが、FET
などを用いてもよく、例えば第５図の実施例でト
ランジスタのコレクタをドレインにエミツタをソ
ースにベースをゲートにそれぞれおきかえても同
一の効果が得られる。
ード３９によるUHFバンド受信用の電源電圧を
利用した補正回路を用いない時の特性を示してい
る。第７図の特性図をみれば、第５図に示す補正
回路を用いた本実施例の方が補正回路を用いない
場合に比べ利得減衰量が20〜30dB近辺の性能が
優れていることがわかる。なお本実施例でインバ
ータとしてトランジスタを用いているが、FET
などを用いてもよく、例えば第５図の実施例でト
ランジスタのコレクタをドレインにエミツタをソ
ースにベースをゲートにそれぞれおきかえても同
一の効果が得られる。
また、受信バンドに応じた電源電圧を利用しイ
ンバータ回路の特性を補正する回路も、第５図に
示す実施例では抵抗とダイオードを介してエミツ
タにバイアスを印加する方法をとつているが、コ
レクタに供給している電源電圧を受信バンドに応
じた電源電圧に切り換えるなどしてもよいことは
あきらかである。さらに高周波増幅用デユアルゲ
ートFETの特性によつてはVHF電源電圧端子２
３より抵抗、ダイオードを介してトランジスタの
エミツタあるいはFETのソースに電圧を印加し
て、VHF受信時、UHF受信時それぞれに対して
インバータ回路の最適化を図ることもできる。
ンバータ回路の特性を補正する回路も、第５図に
示す実施例では抵抗とダイオードを介してエミツ
タにバイアスを印加する方法をとつているが、コ
レクタに供給している電源電圧を受信バンドに応
じた電源電圧に切り換えるなどしてもよいことは
あきらかである。さらに高周波増幅用デユアルゲ
ートFETの特性によつてはVHF電源電圧端子２
３より抵抗、ダイオードを介してトランジスタの
エミツタあるいはFETのソースに電圧を印加し
て、VHF受信時、UHF受信時それぞれに対して
インバータ回路の最適化を図ることもできる。
以上のように、本発明によればVHFチユーナ、
およびUHFチユーナのFET高周波増幅回路に共
通のAGC電圧のインバータ回路を用い、しかも、
それぞれの受信バンドに応じた電源電圧を利用
し、インバータ回路の特性を最適にするようにし
たので、低い電源電圧が駆動しても混変調妨害特
性が良好になる。
およびUHFチユーナのFET高周波増幅回路に共
通のAGC電圧のインバータ回路を用い、しかも、
それぞれの受信バンドに応じた電源電圧を利用
し、インバータ回路の特性を最適にするようにし
たので、低い電源電圧が駆動しても混変調妨害特
性が良好になる。
また本発明の利得制御回路によれば、FETの
ドレイン・ソース間の電圧VDSを十分高く確保す
ることができるので電力利得の低下を最小限にす
ることができる。さらに、本発明に要する回路部
品はトランジスタが１石、ダイオードが１本で済
む等、従来の、VHFチユーナおよびUHFチユー
ナのそれぞれの高周波増幅回路にインバータ回路
を使用した場合に比べ大幅に部品点数を軽減する
ことができる。
ドレイン・ソース間の電圧VDSを十分高く確保す
ることができるので電力利得の低下を最小限にす
ることができる。さらに、本発明に要する回路部
品はトランジスタが１石、ダイオードが１本で済
む等、従来の、VHFチユーナおよびUHFチユー
ナのそれぞれの高周波増幅回路にインバータ回路
を使用した場合に比べ大幅に部品点数を軽減する
ことができる。
第１図、第２図は、それぞれデユアルゲート
FETを用いた高周波増幅回路の従来のバイアス
回路図、第３図は、第１図、第２図に示す高周波
増幅回路の特性図、第４図は、第１図に示す高周
波増幅回路におけるVHF周波数帯とUHF周波数
帯の特性図、第５図は本発明の実施例を示す
VHFチユーナ、UHFチユーナのデユアルゲート
FET高周波増幅回路のバイアス回路図、第６図、
第７図は第５図に示す本発明の実施例の特性図で
ある。 １，２１，２２……FET、１４ａ，１４ｂ…
…電源電圧端子、１５……トランジスタ、３８…
…抵抗、３９……ダイオード。
FETを用いた高周波増幅回路の従来のバイアス
回路図、第３図は、第１図、第２図に示す高周波
増幅回路の特性図、第４図は、第１図に示す高周
波増幅回路におけるVHF周波数帯とUHF周波数
帯の特性図、第５図は本発明の実施例を示す
VHFチユーナ、UHFチユーナのデユアルゲート
FET高周波増幅回路のバイアス回路図、第６図、
第７図は第５図に示す本発明の実施例の特性図で
ある。 １，２１，２２……FET、１４ａ，１４ｂ…
…電源電圧端子、１５……トランジスタ、３８…
…抵抗、３９……ダイオード。
Claims (1)
- １ VHFチユーナとUHFチユーナを有するチユ
ーナに使用され、上記VHFチユーナおよびUHF
チユーナのそれぞれの高周波増幅回路の高周波増
幅素子として、デユアルゲートFETが使用され、
それぞれのデユアルゲートFETの第２ゲート電
極にAGC電圧が印加され、上記第２ゲート電極
とソース電極の間の電圧が変化されて利得の制御
が行なわれるFET高周波増幅回路の利得制御回
路において、上記利得制御回路はAGC電圧の変
化の方向を反転するインバータ回路を有し、上記
インバータ回路はAGC電圧を分圧する第１の抵
抗１８と第２の抵抗１９と、第１の抵抗１８と第
２の抵抗１９の接続点にベース電極が接続された
トランジスタ１５と、このトランジスタ１５のエ
ミツタ電極と接地間に接続された第３の抵抗２０
と、トランジスタ１５のコレクタ電極と電源電圧
端子４０に接続された第４の抵抗３５と、UHF
チユーナの電源電圧供給端子とトランジスタ１５
のエミツタとの間に接続された第５の抵抗３８
と、上記VHFチユーナのデユアルゲートFETの
第１のゲート電極と上記トランジスタ１５のコレ
クタ電極間に接続された第６の抵抗２７と、上記
UHFチユーナのデユアルゲートFETの第１のゲ
ート電極と上記トランジスタ１５のコレクタ電極
間に接続された第７の抵抗３３とを備えているこ
とを特徴とする利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP782680A JPS56106409A (en) | 1980-01-28 | 1980-01-28 | Gain control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP782680A JPS56106409A (en) | 1980-01-28 | 1980-01-28 | Gain control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56106409A JPS56106409A (en) | 1981-08-24 |
| JPS6352484B2 true JPS6352484B2 (ja) | 1988-10-19 |
Family
ID=11676392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP782680A Granted JPS56106409A (en) | 1980-01-28 | 1980-01-28 | Gain control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56106409A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0321286U (ja) * | 1989-07-11 | 1991-03-01 |
-
1980
- 1980-01-28 JP JP782680A patent/JPS56106409A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0321286U (ja) * | 1989-07-11 | 1991-03-01 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56106409A (en) | 1981-08-24 |
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