JPH0687532B2 - 自動利得制御回路 - Google Patents
自動利得制御回路Info
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- JPH0687532B2 JPH0687532B2 JP1623987A JP1623987A JPH0687532B2 JP H0687532 B2 JPH0687532 B2 JP H0687532B2 JP 1623987 A JP1623987 A JP 1623987A JP 1623987 A JP1623987 A JP 1623987A JP H0687532 B2 JPH0687532 B2 JP H0687532B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、自動利得制御回路（AGC回路）に関するもの
であり、更に詳しくは、例えばテレビチューナや衛星放
送受信機の1GHzチューナなどに使用するための、広帯域
な信号を扱うAGC回路に関するものである。
であり、更に詳しくは、例えばテレビチューナや衛星放
送受信機の1GHzチューナなどに使用するための、広帯域
な信号を扱うAGC回路に関するものである。
テレビジョン受像機や衛星放送受信機等のチューナに用
いるAGC回路の代表的な例が特開昭57−162810号公報に
記載されている。
いるAGC回路の代表的な例が特開昭57−162810号公報に
記載されている。
第６図はかかる従来のAGC回路を示す回路図である。同
図において、FETはデュアルゲートFET（電界効果形トラ
ンジスタ）、G1はその第１ゲート、G2はその第２ゲー
ト、Ｄはドレーン、Ｓはソース、Ｉは入力端子、Ｏは出
力端子、＋Ｂは電源、C1,C2はそれぞれ直流カットコン
デンサ、ＡはAGC制御電圧供給端子、である。
図において、FETはデュアルゲートFET（電界効果形トラ
ンジスタ）、G1はその第１ゲート、G2はその第２ゲー
ト、Ｄはドレーン、Ｓはソース、Ｉは入力端子、Ｏは出
力端子、＋Ｂは電源、C1,C2はそれぞれ直流カットコン
デンサ、ＡはAGC制御電圧供給端子、である。
第６図に示したAGC回路は、既に明らかなように、デュ
アルゲートFETを用いるソース接地形回路であり、端子
Ａに印加するAGC制御電圧により、ドレーンＤからソー
スＳへ流れる電流を制御し、それによって、入力端子Ｉ
から直流カットコンデンサC1を介して第１ゲートG1に入
力し、ドレーンＤから直流カットコンデンサC2を介して
出力端子Ｏに出力される高周波信号の利得を制御するも
のである。
アルゲートFETを用いるソース接地形回路であり、端子
Ａに印加するAGC制御電圧により、ドレーンＤからソー
スＳへ流れる電流を制御し、それによって、入力端子Ｉ
から直流カットコンデンサC1を介して第１ゲートG1に入
力し、ドレーンＤから直流カットコンデンサC2を介して
出力端子Ｏに出力される高周波信号の利得を制御するも
のである。
このようなAGC回路をチューナのRF増幅部に用いる場
合、利得制御特性は勿論のこと、入力VSWR、NF、歪特性
において優れていなければならず、例えば入力信号周波
数が1GHz帯で許容入力レベル範囲が−20〜−60dBmの衛
星放送受信機を例にとると、40dB以上の利得制御量を必
要とする。
合、利得制御特性は勿論のこと、入力VSWR、NF、歪特性
において優れていなければならず、例えば入力信号周波
数が1GHz帯で許容入力レベル範囲が−20〜−60dBmの衛
星放送受信機を例にとると、40dB以上の利得制御量を必
要とする。
しかし実際には、GaAsFETを用いたAGC回路を用いても40
dB以上の利得制御は難しく、そのため一般にピンダイオ
ードを用いるアッテネータ回路を併用して必要な利得制
御量を得ている。
dB以上の利得制御は難しく、そのため一般にピンダイオ
ードを用いるアッテネータ回路を併用して必要な利得制
御量を得ている。
特開昭56−107652号公報には、このようなピンダイオー
ドを用いるアッテネータ回路の出力が記載されている。
ドを用いるアッテネータ回路の出力が記載されている。
第７図は、かかるアッテネータ回路例を示す回路図であ
る。同図において、Ｉは入力端子、Ｏは出力端子、C1,C
2はそれぞれ直流カットコンデンサ、D1,D2,D3はそれぞ
れピンダイオード、VCCは電源電圧、VAGCはAGC制御電
圧、Trはトランジスタ、である。
る。同図において、Ｉは入力端子、Ｏは出力端子、C1,C
2はそれぞれ直流カットコンデンサ、D1,D2,D3はそれぞ
れピンダイオード、VCCは電源電圧、VAGCはAGC制御電
圧、Trはトランジスタ、である。
第７図において、AGC制御電圧VAGCを印加してピンダイ
オードD1,D2,D3を制御することにより、入力端子Ｉから
出力端子Ｏに至る信号の利得（減衰度）を制御してい
る。
オードD1,D2,D3を制御することにより、入力端子Ｉから
出力端子Ｏに至る信号の利得（減衰度）を制御してい
る。
この第７図のアッテネータ回路では、ピンダイオードD
1,D2,D3を駆動するために、トランジスタTrが電流源回
路として用いられている。
1,D2,D3を駆動するために、トランジスタTrが電流源回
路として用いられている。
上述したように、デュアルゲートFETを用いたAGC回路と
ピンダイオードで構成するアッテネータ回路（AGC回
路）を併用することにより、大きな利得制御量を得るこ
とは出来るが、単純に両回路を併用すると、ピンダイオ
ードに電流を供給するための駆動回路（第７図における
トランジスタTrを含む電流源回路）が必要となり、全体
回路が大形化、複雑化する上、FETを駆動するためのド
レーン電流源とピンダイオードを駆動するための電流源
とが、独立に構成されることとなり、消費電力が大きく
なるという問題があった。
ピンダイオードで構成するアッテネータ回路（AGC回
路）を併用することにより、大きな利得制御量を得るこ
とは出来るが、単純に両回路を併用すると、ピンダイオ
ードに電流を供給するための駆動回路（第７図における
トランジスタTrを含む電流源回路）が必要となり、全体
回路が大形化、複雑化する上、FETを駆動するためのド
レーン電流源とピンダイオードを駆動するための電流源
とが、独立に構成されることとなり、消費電力が大きく
なるという問題があった。
本発明の目的は、デュアルゲートFETを用いたAGC回路と
ピンダイオードで構成するアッテネータ回路を併用する
にもかかわらず、ピンダイオードに電流を供給するため
の独立した電流源を必要とせず、従って小形で低消費電
力のAGC回路を提供することにある。
ピンダイオードで構成するアッテネータ回路を併用する
にもかかわらず、ピンダイオードに電流を供給するため
の独立した電流源を必要とせず、従って小形で低消費電
力のAGC回路を提供することにある。
上記目的は、デュアルゲートFETで構成する利得制御回
路のゲート１にピンダイオードを直接接続し、FETのド
レイン電流をピンダイオードの駆動電流とする構成と
し、ゲート２に印加する電圧でゲート１の電圧を可変
し、ピンダイオードによる減衰量を制御する構成とする
ことにより達成される。
路のゲート１にピンダイオードを直接接続し、FETのド
レイン電流をピンダイオードの駆動電流とする構成と
し、ゲート２に印加する電圧でゲート１の電圧を可変
し、ピンダイオードによる減衰量を制御する構成とする
ことにより達成される。
デュアルゲートFETのソースにバイアス回路を接続し電
圧を印加し、ソースとゲート１をチョークコイルあるい
はチョークコイルと低抵抗のようなインピーダンス回路
で接続し、抵抗でカソード側を接地するピンダイオード
をゲート１に直接接続することにより、FETのドレイン
電流をピンダイオードに流すことができ、FETがピンダ
イオードの駆動部となる。
圧を印加し、ソースとゲート１をチョークコイルあるい
はチョークコイルと低抵抗のようなインピーダンス回路
で接続し、抵抗でカソード側を接地するピンダイオード
をゲート１に直接接続することにより、FETのドレイン
電流をピンダイオードに流すことができ、FETがピンダ
イオードの駆動部となる。
また、ソースの電圧は、ドレイン電流がピンダイオード
の接地抵抗とソースのバイアス回路を流れてオートバイ
アスになる成分とソースのバイアス回路による成分で決
まり、ゲート２の電圧が最大の時ドレイン電流が最大で
ソース電圧が最大となっており、ゲート２の電圧が下が
るに従いドレイン電流が減少しソース電圧が下がる。
の接地抵抗とソースのバイアス回路を流れてオートバイ
アスになる成分とソースのバイアス回路による成分で決
まり、ゲート２の電圧が最大の時ドレイン電流が最大で
ソース電圧が最大となっており、ゲート２の電圧が下が
るに従いドレイン電流が減少しソース電圧が下がる。
ゲート１の電圧もソース電圧と同様の変化をするため、
ゲート２の電圧が最大のときFETの利得が最大でピンダ
イオードによる減衰が最小となり、ゲート２の電圧が最
小のときFETの利得が最小でピンダイオードによる減衰
が最大となる。
ゲート２の電圧が最大のときFETの利得が最大でピンダ
イオードによる減衰が最小となり、ゲート２の電圧が最
小のときFETの利得が最小でピンダイオードによる減衰
が最大となる。
従って、ゲート２に印加する電圧でFETの利得とピンダ
イオードによる減衰量を同時に制御することが可能とな
る。
イオードによる減衰量を同時に制御することが可能とな
る。
以下、本発明を第１図〜第５図を用いて詳細に説明す
る。第１図は本発明の一実施例を示す回路図である。
る。第１図は本発明の一実施例を示す回路図である。
第１図に示す本発明の一実施例としてのAGC回路は、デ
ュアルゲートFET1とピンダイオード2,3を基本構成とし
ている。デュアルゲートFET1は、ソースＳをコンデンサ
８で接地し、ゲート１（G1）に入力しドレインＤから出
力する信号の利得をゲート２（G2）の電圧で制御するソ
ース接地形の増幅回路を構成し、ゲート２（G2）は抵抗
９を介してAGC制御電圧供給端子７に接続し、ドレイン
Ｄは電源端子６から抵抗10を介してバイアスされ、ソー
スＳには電源電圧を抵抗12,13で分圧した電圧を加え、
ソースＳとゲート１（G1）の間にチョークコイル14或い
はチョークコイル14と図示せざる低抵抗から成るインピ
ーダンス回路を接続する。
ュアルゲートFET1とピンダイオード2,3を基本構成とし
ている。デュアルゲートFET1は、ソースＳをコンデンサ
８で接地し、ゲート１（G1）に入力しドレインＤから出
力する信号の利得をゲート２（G2）の電圧で制御するソ
ース接地形の増幅回路を構成し、ゲート２（G2）は抵抗
９を介してAGC制御電圧供給端子７に接続し、ドレイン
Ｄは電源端子６から抵抗10を介してバイアスされ、ソー
スＳには電源電圧を抵抗12,13で分圧した電圧を加え、
ソースＳとゲート１（G1）の間にチョークコイル14或い
はチョークコイル14と図示せざる低抵抗から成るインピ
ーダンス回路を接続する。
さらに、FET1のゲート（G1）にピンダイオード２のアノ
ードを接続し、ピンダイオード２のカソードは抵抗15を
介して接地する。また、ピンダイオード２のカソードに
ピンダイオード３のカソードを接続し、ピンダイオード
３のアノードはコンデンサ16を介して接地し、ピンダイ
オード３のアノードに電源端子６からの電源電圧を抵抗
17,18で分圧した電圧を印加する。ピンダイオード2,3の
カソードをコンデンサ（直流カットコンデンサ）19を介
して入力端子４に接続し、FET1のドレインＤをコンデン
サ（直流カットコンデンサ）11を介して出力端子５に接
続してAGC回路が構成されている。
ードを接続し、ピンダイオード２のカソードは抵抗15を
介して接地する。また、ピンダイオード２のカソードに
ピンダイオード３のカソードを接続し、ピンダイオード
３のアノードはコンデンサ16を介して接地し、ピンダイ
オード３のアノードに電源端子６からの電源電圧を抵抗
17,18で分圧した電圧を印加する。ピンダイオード2,3の
カソードをコンデンサ（直流カットコンデンサ）19を介
して入力端子４に接続し、FET1のドレインＤをコンデン
サ（直流カットコンデンサ）11を介して出力端子５に接
続してAGC回路が構成されている。
本AGC回路において、制御電圧供給端子７に印加されるA
GC電圧VAGCが最大のとき、FET1のドレイン電流IDが最大
となり、ソース電圧VSおよびゲート１（G1）電圧VG1は
ドレイン電流が抵抗13と抵抗15を流れてオートバイアス
になる成分と抵抗12を流れる電流による成分で決まり最
大となる。
GC電圧VAGCが最大のとき、FET1のドレイン電流IDが最大
となり、ソース電圧VSおよびゲート１（G1）電圧VG1は
ドレイン電流が抵抗13と抵抗15を流れてオートバイアス
になる成分と抵抗12を流れる電流による成分で決まり最
大となる。
このとき抵抗15はピンダイオード２による減衰量が小さ
くなるように選ぶことでピンダイオードの減衰量が最小
でFET1の利得が最大となる。AGC電圧VAGCが下がるとド
レイン電流IDが減りFETの利得が減少し、ソース電圧VS
およびゲート１（G1）電圧VG1が下がりピンダイオード
２を流れる電流が減少しピンダイオード２による減衰量
が増加する。
くなるように選ぶことでピンダイオードの減衰量が最小
でFET1の利得が最大となる。AGC電圧VAGCが下がるとド
レイン電流IDが減りFETの利得が減少し、ソース電圧VS
およびゲート１（G1）電圧VG1が下がりピンダイオード
２を流れる電流が減少しピンダイオード２による減衰量
が増加する。
一方、ピンダイオード３はAGC制御電圧VAGCが最大の時
にオフ状態で、AGC制御電圧VAGCが下ってある電圧でオ
ン状態となる様に抵抗17,18を選ぶ。ピンダイオード３
がオン状態の時はさらにピンダイオード３による減衰量
が加わる。AGC制御電圧VAGCがOVの時、ドレイン電流ID
が零になりFET1の利得が最小となり、ソース電圧VSとゲ
ート１（G1）電圧VG1は抵抗12を流れる電流のみで決ま
り最小となるためピンダイオード２とピンダイオード３
による減衰量が最大となる。
にオフ状態で、AGC制御電圧VAGCが下ってある電圧でオ
ン状態となる様に抵抗17,18を選ぶ。ピンダイオード３
がオン状態の時はさらにピンダイオード３による減衰量
が加わる。AGC制御電圧VAGCがOVの時、ドレイン電流ID
が零になりFET1の利得が最小となり、ソース電圧VSとゲ
ート１（G1）電圧VG1は抵抗12を流れる電流のみで決ま
り最小となるためピンダイオード２とピンダイオード３
による減衰量が最大となる。
第２図は第１図に示した実施例において、AGC制御電圧
に対する減衰量を示したもので、AGC制御電圧を０〜5V
に設定した場合のものである。
に対する減衰量を示したもので、AGC制御電圧を０〜5V
に設定した場合のものである。
本実施例によれはFET1のゲート２（G2）に印加される電
圧に応じてゲート１（G1）電圧を変えるためゲート１
（G1）に直接接続したピンダイオードによる減衰量を制
御できるうえ、ピンダイオードの駆動電流としてFET1の
ドレイン電流を用いるため、ピンダイオードの駆動回路
を必要としない。したがって、小形・低消費電力で大き
な利得制御量を得ることが可能である。
圧に応じてゲート１（G1）電圧を変えるためゲート１
（G1）に直接接続したピンダイオードによる減衰量を制
御できるうえ、ピンダイオードの駆動電流としてFET1の
ドレイン電流を用いるため、ピンダイオードの駆動回路
を必要としない。したがって、小形・低消費電力で大き
な利得制御量を得ることが可能である。
また、強電界時では、FET1の入力信号はピンダイオード
で減衰された信号であるためFET1より歪特性に優れたピ
ンダイオードを用いればAGC回路の歪特性改善に効果が
大きい。
で減衰された信号であるためFET1より歪特性に優れたピ
ンダイオードを用いればAGC回路の歪特性改善に効果が
大きい。
さらに、第２のピンダイオード３がオン状態になる電圧
をうまく選ぶことで、AGC制御電圧での変化にともなう
入力インピーダンスの変化を小さくでき入力インピーダ
ンスの安定化の効果もある。
をうまく選ぶことで、AGC制御電圧での変化にともなう
入力インピーダンスの変化を小さくでき入力インピーダ
ンスの安定化の効果もある。
第３図〜第５図にそれぞれ本発明の別の実施例を示す。
第１図と対応する部分については同一の符号を付して夫
々の説明を省略する。
第１図と対応する部分については同一の符号を付して夫
々の説明を省略する。
第３図においては、FET1のソースＳにバイアス電圧を与
える手段としてFET1のソースＳと電源端子６との間に抵
抗12を接続しソースＳとソースＳの接地抵抗13の間にダ
イオード20を接続する。
える手段としてFET1のソースＳと電源端子６との間に抵
抗12を接続しソースＳとソースＳの接地抵抗13の間にダ
イオード20を接続する。
本実施例の場合、ソース電圧VSおよびゲート１（G1）電
圧VG1は、ドレイン電流が抵抗13およびダイオード20と
抵抗15を流れてオートバイアスとなる成分と抵抗12を流
れる電流による成分で決まる。
圧VG1は、ドレイン電流が抵抗13およびダイオード20と
抵抗15を流れてオートバイアスとなる成分と抵抗12を流
れる電流による成分で決まる。
第１図に示した例と異なる点は、AGC制御電圧VAGCがOV
の時のゲート２（G2）−ソースＳ間電圧VG2Sを第１図の
場合に比較しダイオード20の電圧降下分だけ大きくでき
る点で、AGC制御電圧VAGCが低い場合の利得制御量の確
保が容易になる。したがって本実施例によれば第１図の
場合と同様の効果の他、利得制御量の拡大にも効果があ
る。
の時のゲート２（G2）−ソースＳ間電圧VG2Sを第１図の
場合に比較しダイオード20の電圧降下分だけ大きくでき
る点で、AGC制御電圧VAGCが低い場合の利得制御量の確
保が容易になる。したがって本実施例によれば第１図の
場合と同様の効果の他、利得制御量の拡大にも効果があ
る。
第４図においては、FET1のソースＳにバイアス電圧を与
える手段として、FET1のソースＳと電源端子６との間に
抵抗12を接続し、ソースＳと接地との間に抵抗13とツエ
ナーダイオード21を接続する。本実施例においてソース
電圧VSおよびゲート１（G1）電圧VG1は、AGC制御電圧V
AGCが高い場合、FET1のドレイン電流が抵抗13およびツ
エナーダイオード21と抵抗15を流れてオートバイアスで
決まり、AGC電圧が低い場合、ツエナーダイオード21の
端子間電圧と抵抗13の両端間電圧で決まる。したがっ
て、ツエナーダイオード21により利得制御量や制御量の
電圧感度を容易に設定できる。
える手段として、FET1のソースＳと電源端子６との間に
抵抗12を接続し、ソースＳと接地との間に抵抗13とツエ
ナーダイオード21を接続する。本実施例においてソース
電圧VSおよびゲート１（G1）電圧VG1は、AGC制御電圧V
AGCが高い場合、FET1のドレイン電流が抵抗13およびツ
エナーダイオード21と抵抗15を流れてオートバイアスで
決まり、AGC電圧が低い場合、ツエナーダイオード21の
端子間電圧と抵抗13の両端間電圧で決まる。したがっ
て、ツエナーダイオード21により利得制御量や制御量の
電圧感度を容易に設定できる。
本実施例によれば小形・低消費電力で大きな利得制御量
を得ることが可能で、入力インピーダンスの安定化や歪
特性の改善にも効果があるうえ、設計の自由度が大きい
という利点がある。
を得ることが可能で、入力インピーダンスの安定化や歪
特性の改善にも効果があるうえ、設計の自由度が大きい
という利点がある。
第５図においては、FET1のソースＳにバイアス電圧を与
える手段として、FET1のソースＳを抵抗13で接地し、電
源供給端子６からの電源電圧を抵抗23,24で分圧した電
圧をダイオード22を介してソースＳに印加する構成とし
ている。
える手段として、FET1のソースＳを抵抗13で接地し、電
源供給端子６からの電源電圧を抵抗23,24で分圧した電
圧をダイオード22を介してソースＳに印加する構成とし
ている。
本実施例において、AGC制御電圧VAGCが高くダイオード2
2がオフ状態のとき、ソース電圧VSおよびゲート１（G
1）電圧VG1は、ドレイン電流が抵抗15と抵抗13を流れて
オートバイアスで決まり、AGC制御電圧VAGCが下がりソ
ース電圧VSが下ってダイオード22がオン状態のとき、ソ
ース電圧VSとゲート１（G1）電圧VG1は、抵抗23を流れ
る電流で決まる。したがって、ダイオード22がオフ状態
の時の消費電流を小さくできる。
2がオフ状態のとき、ソース電圧VSおよびゲート１（G
1）電圧VG1は、ドレイン電流が抵抗15と抵抗13を流れて
オートバイアスで決まり、AGC制御電圧VAGCが下がりソ
ース電圧VSが下ってダイオード22がオン状態のとき、ソ
ース電圧VSとゲート１（G1）電圧VG1は、抵抗23を流れ
る電流で決まる。したがって、ダイオード22がオフ状態
の時の消費電流を小さくできる。
本実施例によれば、第１図に示した実施例と同様の効果
が得られるうえ、第１図の場合に比べさらに低消費電力
化できる。
が得られるうえ、第１図の場合に比べさらに低消費電力
化できる。
本発明によれば、FET1のゲート２（G2）に印加する制御
電圧に対応してソースＳおよびゲート１（G1）の電圧を
可変し、ゲート１（G1）に接続したピンダイオードによ
る減衰量を制御することができるうえ、ピンダイオード
の駆動電流にFETのドレイン電流を用いることができる
ため、ピンダイオードの駆動回路を特別に必要とせず、
回路の小形化や消費電力の低減に効果が大きく、FETの
前段にカソード共通の２個のピンダイオードを配置する
ため、歪特性改善や入力インピーダンスの安定化にも効
果がある。
電圧に対応してソースＳおよびゲート１（G1）の電圧を
可変し、ゲート１（G1）に接続したピンダイオードによ
る減衰量を制御することができるうえ、ピンダイオード
の駆動電流にFETのドレイン電流を用いることができる
ため、ピンダイオードの駆動回路を特別に必要とせず、
回路の小形化や消費電力の低減に効果が大きく、FETの
前段にカソード共通の２個のピンダイオードを配置する
ため、歪特性改善や入力インピーダンスの安定化にも効
果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図に示した回路の特性を示す特性図、第３図乃至第５図
はそれぞれ本発明の他の実施例を示す回路図、第６図は
従来のAGC回路例を示す回路図、第７図は従来のアッテ
ネータ回路例を示す回路図である。 符号の説明 １…デュアルゲートFET、2,3…ピンダイオード、12,13,
15,17,18…抵抗、14…チョークコイル、20,22…ダイオ
ード、21…ツエナーダイオード
図に示した回路の特性を示す特性図、第３図乃至第５図
はそれぞれ本発明の他の実施例を示す回路図、第６図は
従来のAGC回路例を示す回路図、第７図は従来のアッテ
ネータ回路例を示す回路図である。 符号の説明 １…デュアルゲートFET、2,3…ピンダイオード、12,13,
15,17,18…抵抗、14…チョークコイル、20,22…ダイオ
ード、21…ツエナーダイオード
Claims (5)
- 【請求項１】デュアルゲートFETを有し、該FETの第１ゲ
ートを入力端子につながる入力側とし、ドレーンを出力
側とし、ソースを高周波的に接地すると共に、該ソース
にバイアス電圧供給手段からバイアス電圧を供給し、第
２ゲートに印加するAGC制御電圧により、ドレーンから
ソースへ流れるドレーン電流を制御して、前記入力側と
出力側との間の利得を制御する自動利得制御回路におい
て、 入力側としての前記第１ゲートと入力端子との間に、カ
ソードを入力端子側、アノードを第１ゲート側として第
１のピンダイオードを接続すると共にそのカソードを抵
抗を介して接地し、更に第２のピンダイオードのカソー
ドを前記第１のピンダイオードのカソードへ接続し、か
つそのアノードをコンデンサを介して接地し、前記ソー
スと第１ゲートとの間をインピーダンスを介して接続
し、電源電圧を抵抗分割して前記第２のピンダイオード
のアノードに与えたことを特徴とする自動利得制御回
路。 - 【請求項２】特許請求の範囲第１項記載の自動利得制御
回路において、前記ソースにバイアス電圧を供給するバ
イアス電圧供給手段が、電源電圧を抵抗分割してバイア
ス電圧を作成する抵抗分圧手段から成ることを特徴とす
る自動利得制御回路。 - 【請求項３】特許請求の範囲第１項記載の自動利得制御
回路において、前記ソースにバイアス電圧を供給するバ
イアス電圧供給手段が、カソードを抵抗を介して接地さ
れたダイオードのアノードを接続された前記ソースに、
抵抗を介して電源電圧を供給する手段から成ることを特
徴とする自動利得制御回路。 - 【請求項４】特許請求の範囲第１項記載の自動利得制御
回路において、前記ソースにバイアス電圧を供給するバ
イアス電圧供給手段が、アノードを接地されたツエナー
ダイオードのカソードを抵抗を介して接続された前記ソ
ースに、抵抗を介して電源電圧を供給する手段から成る
ことを特徴とする自動利得制御回路。 - 【請求項５】特許請求の範囲第１項記載の自動利得制御
回路において、前記ソースにバイアス電圧を供給するバ
イアス電圧供給手段が、抵抗を介して接地された前記ソ
ースに、電源電圧を抵抗分割して得られる電圧をアノー
ドに供給されたダイオードのカソードを接続してバイア
ス電圧を供給する手段から成ることを特徴とする自動利
得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1623987A JPH0687532B2 (ja) | 1987-01-28 | 1987-01-28 | 自動利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1623987A JPH0687532B2 (ja) | 1987-01-28 | 1987-01-28 | 自動利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63185212A JPS63185212A (ja) | 1988-07-30 |
| JPH0687532B2 true JPH0687532B2 (ja) | 1994-11-02 |
Family
ID=11911006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1623987A Expired - Fee Related JPH0687532B2 (ja) | 1987-01-28 | 1987-01-28 | 自動利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0687532B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1987
- 1987-01-28 JP JP1623987A patent/JPH0687532B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63185212A (ja) | 1988-07-30 |
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