JP2679999B2 - Ａｇｃ回路 - Google Patents
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、AGC回路に係り、例えばテレビチューナや
衛星放送受信機1GHzチューナに使用して好適なAGC回路
に関する。 〔従来の技術〕 テレビジョン受像機や衛星放送受信機等のチューナに
用いるAGC回路の代表的な例が特開昭57−162810公報に
記載されている。このAGC回路は、デュアルゲートFETを
用いるソース接地形回路でゲート２にAGCの制御電圧を
印加し、ゲート１から入力される高周波信号の利得を制
御するものである。この種のAGC回路をチューナのRF増
幅部に用いる場合、利得制御特性はもちろんのこと、入
出力VSWR、歪特性に優れていなければならない。たとえ
ば入力信号周波数が1GHz帯で許容入力レベル範囲が−20
〜−60dBmの衛星放送受信機用1GHzチューナを例にとる
ならば、AGC回路の最大入力レベルは−20dBm以上になり
歪特性に優れかつ40dB以上の利得制御量が必要である。
しかし1GHz帯ではGaAsFETを用いて40dB以上の利得制御
は難しく、一般にピンダイオードから成る減衰回路と併
用する。このピンダイオードを用いる減衰回路の例が特
開昭56−107652号公報に記載されているがピンダイオー
ドを用いる場合、それを駆動する電流源回路が必要であ
る。 〔発明が解決しようとする問題点〕 上記したデュアルゲートFETのAGC回路とピンダイオー
ドで構成するAGC回路を用いることにより大きな利得制
御量を得ることはできるがピンダイオードに電流を供給
するための駆動回路が必要になるため、使用素子数が増
え、回路が大形化・複雑化するうえ、FETのドレイン電
流の他にピンダイオードの駆動電流を流すための消費電
力が大きいという問題があった。 本発明の目的は、小形で低消費電力で利得制御量を大
きなAGC回路を提供する点にある。 〔問題点を解決するための手段〕 上記目的は、デュアルゲートFETのソース接地形利得
制御回路において、ゲート１とソースをチョークコイル
で接続し、FETのゲート１とドレインにピンダイオード
から成る減衰回路を接続する構成とし、ゲート２に印加
する電圧でゲート１の電圧とドレイン電流を変化させFE
Tの入力側の減衰回路と出力側の減衰回路の減衰量を制
御し、それぞれ減衰回路を構成するピンダイオードの駆
動電流をFETのドレイン電流を共通にすることで達成さ
れる。 〔作用〕 デュアルゲートFETのドレインにバイアスを与える抵
抗とドレインの間にピンダイオードを接続し、ソースと
ゲート１をチョークコイルあるいはチョークコイルと低
抵抗で接続し、抵抗で接地するピンダイオードをゲート
１に接続することにより、出力側のピンダイオードの駆
動電流とFETのドレイン電流を共通にできドレイン電流
の一部で入力側のピンダイオードを駆動できるためFET
がピンダイオードの駆動部となる。また、ソースの電圧
は、ドレイン電流が入力のピンダイオードの接地抵抗お
よびソースのバイアス回路を流れてオートバイアスにな
る成分とソースのバイアス回路による成分で決まり、ゲ
ート２の電圧が最大の時ドレイン電流が最大でソース電
圧も最大となっており、ゲート２電圧が下がるに従いド
レイン電流が減少しソース電圧が下がる。したがってゲ
ート１電圧とソース電圧は同様の変化をするため、ゲー
ト２電圧が最大の時ドレイン電流が最大でFETの利得が
最大になり出力のピンダイオードによる減衰が最小で、
ゲート１電圧が最大のため入力のピンダイオードによる
減衰も最小になる。ゲート２電圧が最小の時、ドレイン
電流が最小でFETの利得は最小になり、出力のピンダイ
オードによる減衰が最大で、ゲート１電圧が最小のため
入力のピンダイオードによる減衰が最大になる。このよ
うに、ゲート２の電圧でFETの利得と入力側と出力側の
ピンダイオードによる減衰量を同時に制御することが可
能となる。 〔実施例〕 以下、本発明を第１図〜第５図を用いて詳細に説明す
る。第１図は本発明の一実施例を示している。第１図に
示す本発明のAGC回路はデュアルゲートFET1とピンダイ
オード2,3,4,5を基本構成としている。デュアルゲートF
ET1はソースをコンデンサ12で接地し、ゲート１に入力
しドレインから出力する信号の利得をゲート２電圧で制
御するソース接地形の増幅回路を構成しゲート２は抵抗
25を介してAGC電圧供給端子８接続し、ソースには電源
電圧を抵抗17,18で分圧した電圧を加え、ソースとゲー
ト１の間にチョークコイル19と抵抗20の直列回路を接続
する。FETのゲート１にピンダイオード２のアノードを
接続し、ピンダイオード２のカソードは抵抗24を介して
接地し、ピンダイオード２のカソードにピンダイオード
３のカソードを接続し、ピンダイオード３のアノードは
コンデンサ22を介して接地しピンダイオード３のアノー
ドに電源電圧を抵抗21,23で分圧した電圧を与える。ま
た、ドレインにピンダイオード４のカソードを接続しピ
ンダイオード４のアノードは抵抗13を介して電源電圧端
子９に接続し、ピンダイオード４のアノードにピンダイ
オード５のアノードを接続しピンダイオード５のカソー
ドはコンデンサ16を介して接地し、ピンダイオード５の
カソードに電源電圧を抵抗14,15で分圧した電圧を与え
る。ピンダイオード２のカソードをコンデンサ10を介し
て入力端子に接続し、ピンダイオード４のアノードをコ
ンデンサ11を介して出力端子７に接続してAGC回路を構
成している。本AGC回路において、AGC電圧VAGCが最大の
時FET1のドレイン電流IDが最大となり、ソース電圧VSは
ドレイン電流IDが抵抗24と抵抗18を流れてオートバイア
スになる成分と抵抗17を流れる電流による成分で決まり
最大となりゲート１電圧VG1も最大となる。このとき、
抵抗24はピンダイオード２による減衰量が小さくなるよ
うに選ぶことでピンダイオード２による減衰量が最小で
ドレイン電流IDが最大であることからピンダイオード４
による減衰量が最小でFET1の利得は最大である。AGC電
圧VAGCが下がるとドレイン電流IDが減少しFET1の利得が
減少しピンダイオード４による減衰量が増加し、ソース
電圧VSおよびゲート１電圧VG1が下がりピンダイオード
２を流れる電流が減少しピンダイオード２による減衰量
が増加する。一方、ピンダイオード３およびピンダイオ
ード５はAGC電圧VAGCが最大の時にオフ状態となるよう
に抵抗21,23および14,15を選ぶ。ピンダイオード3,5が
オン状態の時は、さらにピンダイオード3,5による減衰
が加わる。AGC電圧VAGCが0Vの時、ドレイン電流IDが零
になりFET1の利得が最小となりピンダイオード4,5によ
る減衰量が最大となり、ソース電圧VSとゲート１電圧V
G1は抵抗17を流れる電流のみで決まり最小となるためピ
ンダイオード2,3による減衰量が最大となる。第２図は
第１図に示した本発明回路のAGC電圧に対する利得を示
したもので、AGC電圧を０〜6Vに設定し、950〜1750MHz
の帯域で測定したものである。本実施例によれば、FET
のゲート２電圧に応じてゲート１電圧を換えるためゲー
ト１に直接接続したピンダイオードによる減衰量を制御
でき、ドレイン電流の減衰でドレインに直接接続したピ
ンダイオードによる減衰量を制御できるうえ、両方のピ
ンダイオードの駆動電流とFETのドレイン電流を共通に
できるため、ピンダイオード駆動回路を必要としない。
したがって、小形で低消費電力で大きな利得制御量を得
ることが可能になる。また、強電界時では、FETの入力
信号はゲート１に接続するピンダイオードで減衰された
信号であれためFETより歪特性に優れたピンダイオード
を用いればAGC回路の歪特性改善に効果が大きい。さら
に、ドレインとゲート１に接続するピンダイオードがオ
ン状態になる電圧を選ぶことで、AGC電圧の変化にとも
なう入出力インピーダンスの変化を小さくでき入出力イ
ンピーダンスの安定化の効果もある。 第３図〜第５図に本発明の別の実施例を示す。第１図
と対応する部分については同一の符号を付して夫々の説
明を省略する。第３図においては、FETのソースに電圧
を与える手段として、FET1のソースと電源端子９間に抵
抗17を接続しソースとソースの接地抵抗18の間にダイオ
ード26を接続する。本実施例の場合、ソース電圧VSおよ
びゲート１電圧VG1はドレイン電流IDが抵抗24と抵抗18
を流てオートバイアスになる成分と抵抗17を流れる電流
による成分で決まる。第１図に示した例と異なる点は、
AGC電圧VAGCが微小な時のゲート２−ソース間電圧VG2S
を第１図の場合よりダイオード26の電圧降下分大きくで
きる点で、AGC電圧VAGCが低い場合の利得制御量の確保
が容易になる。したがって、第１図の場合と同様の効果
に加え、さらに利得制御量の拡大が図れる。第４図にお
いては、FETのソースに電圧を与える手段としてFET1の
ソースと電源端子９の間に抵抗17を接続し、ソースと接
地間にツュナーダイオード27と抵抗18の直列回路を接続
する。本実施例において、ソース電圧VSはAGC電圧VAGC
が高い場合FET1のドレイン電流IDが抵抗24およびツュナ
ーダイオード27と抵抗18を流れてオートバイアスで定ま
り、AGC電圧が低い場合ツュナーダイオード27の端子間
電圧と抵抗18の両端電圧で決まる。したがって、ツュナ
ーダイオード27により利得制御量や制御量のAGC電圧感
度の設定が容易である。本実施例によれば小形低消費電
力で大きな利得制御量を得ることが可能で入出力インピ
ーダンスの安定化や歪特性の改善にも効果があるうえ、
設計の自由度が大きいという利点がある。第５図は本発
明の別の実施例である。FET1はソースをコンデンサ12で
接地しゲート２は抵抗25を介してAGC電圧供給端子８に
接続しドレインにピンダイオード４のカソード接続しピ
ンダイオード４のアノードは抵抗13を介して電源電圧端
子９に接続しかつコンデンサ11を介して出力端子７に接
続する。ソースは抵抗18で接地し、ソースとゲート１間
にチョークコイル20と抵抗19の直列回路を接続し、ゲー
ト１にピンダイオード２のアノードを接続しピンダイオ
ード２のカソードは抵抗24を介して接地しかつコンデン
サ10を介して入力端子６に接続する。また、ピンダイオ
ード２のカソードにピンダイオード３のカソードを接続
しピンダイオード３のアノードはコンデンサ22を介して
接地しかつ電源電圧を抵抗21,22で分圧した電圧を与え
る。さらにソースにダイオード28のカソードを接続しア
ノードに電源電圧を抵抗29,30で分圧した電圧を加え
る。本AGC回路において、AGC電圧VAGCが高くダイオード
28がオフ状態のとき、ソース電圧VSはドレイン電流IDが
抵抗18と抵抗24を流れてオートバイアスで決まり、AGC
電圧VAGCが低くなりソース電圧VSが下がりダイオード28
がオン状態のとき、ソース電圧VSは抵抗29を流れる電流
で決まる。したがって、本発明によればゲート１電圧V
G1もソース電圧VSに対応して変化するためゲート２の電
圧でピンダイオード２の減衰量を制御でき、またゲート
２の電圧でドレイン電流IDが変化するためピンダイオー
ド４の減衰量とFET1の利得を制御できるため大きな利得
制御量を得ることができ、ピンダイオード３がオン状態
となる電圧を選ぶことで入力インピーダンスの安定化を
図ることができ、ピンダイオード2,4の駆動電流がFETの
ドレイン電流と共通であるうえ、ダイオード28がオフ状
態の場合不要な電流が流れないためさらに低消費電力化
に効果があり、歪特性に優れ設計の自由度も大きい。 〔発明の効果〕 本発明によれば、FETのゲート２に印加する電圧で増
減するドレイン電流でドレインに接続するピンダイオー
ドによる減衰量とFETの利得を制御すると同時にゲート
２に印加する電圧に対応してソースおよびゲート１の電
圧を可変するためゲート１に接続するピンダイオードに
よる減衰量も制御するため大きな利得制御が得られるう
え、ピンダイオードの駆動電流とドレイン電流が共通で
あるためピンダイオードの駆動回路を必要とせず回路の
小形化や低消費電力化に効果が大きく、歪特性改善や入
力インピーダンスの安定化にも効果がある。
衛星放送受信機1GHzチューナに使用して好適なAGC回路
に関する。 〔従来の技術〕 テレビジョン受像機や衛星放送受信機等のチューナに
用いるAGC回路の代表的な例が特開昭57−162810公報に
記載されている。このAGC回路は、デュアルゲートFETを
用いるソース接地形回路でゲート２にAGCの制御電圧を
印加し、ゲート１から入力される高周波信号の利得を制
御するものである。この種のAGC回路をチューナのRF増
幅部に用いる場合、利得制御特性はもちろんのこと、入
出力VSWR、歪特性に優れていなければならない。たとえ
ば入力信号周波数が1GHz帯で許容入力レベル範囲が−20
〜−60dBmの衛星放送受信機用1GHzチューナを例にとる
ならば、AGC回路の最大入力レベルは−20dBm以上になり
歪特性に優れかつ40dB以上の利得制御量が必要である。
しかし1GHz帯ではGaAsFETを用いて40dB以上の利得制御
は難しく、一般にピンダイオードから成る減衰回路と併
用する。このピンダイオードを用いる減衰回路の例が特
開昭56−107652号公報に記載されているがピンダイオー
ドを用いる場合、それを駆動する電流源回路が必要であ
る。 〔発明が解決しようとする問題点〕 上記したデュアルゲートFETのAGC回路とピンダイオー
ドで構成するAGC回路を用いることにより大きな利得制
御量を得ることはできるがピンダイオードに電流を供給
するための駆動回路が必要になるため、使用素子数が増
え、回路が大形化・複雑化するうえ、FETのドレイン電
流の他にピンダイオードの駆動電流を流すための消費電
力が大きいという問題があった。 本発明の目的は、小形で低消費電力で利得制御量を大
きなAGC回路を提供する点にある。 〔問題点を解決するための手段〕 上記目的は、デュアルゲートFETのソース接地形利得
制御回路において、ゲート１とソースをチョークコイル
で接続し、FETのゲート１とドレインにピンダイオード
から成る減衰回路を接続する構成とし、ゲート２に印加
する電圧でゲート１の電圧とドレイン電流を変化させFE
Tの入力側の減衰回路と出力側の減衰回路の減衰量を制
御し、それぞれ減衰回路を構成するピンダイオードの駆
動電流をFETのドレイン電流を共通にすることで達成さ
れる。 〔作用〕 デュアルゲートFETのドレインにバイアスを与える抵
抗とドレインの間にピンダイオードを接続し、ソースと
ゲート１をチョークコイルあるいはチョークコイルと低
抵抗で接続し、抵抗で接地するピンダイオードをゲート
１に接続することにより、出力側のピンダイオードの駆
動電流とFETのドレイン電流を共通にできドレイン電流
の一部で入力側のピンダイオードを駆動できるためFET
がピンダイオードの駆動部となる。また、ソースの電圧
は、ドレイン電流が入力のピンダイオードの接地抵抗お
よびソースのバイアス回路を流れてオートバイアスにな
る成分とソースのバイアス回路による成分で決まり、ゲ
ート２の電圧が最大の時ドレイン電流が最大でソース電
圧も最大となっており、ゲート２電圧が下がるに従いド
レイン電流が減少しソース電圧が下がる。したがってゲ
ート１電圧とソース電圧は同様の変化をするため、ゲー
ト２電圧が最大の時ドレイン電流が最大でFETの利得が
最大になり出力のピンダイオードによる減衰が最小で、
ゲート１電圧が最大のため入力のピンダイオードによる
減衰も最小になる。ゲート２電圧が最小の時、ドレイン
電流が最小でFETの利得は最小になり、出力のピンダイ
オードによる減衰が最大で、ゲート１電圧が最小のため
入力のピンダイオードによる減衰が最大になる。このよ
うに、ゲート２の電圧でFETの利得と入力側と出力側の
ピンダイオードによる減衰量を同時に制御することが可
能となる。 〔実施例〕 以下、本発明を第１図〜第５図を用いて詳細に説明す
る。第１図は本発明の一実施例を示している。第１図に
示す本発明のAGC回路はデュアルゲートFET1とピンダイ
オード2,3,4,5を基本構成としている。デュアルゲートF
ET1はソースをコンデンサ12で接地し、ゲート１に入力
しドレインから出力する信号の利得をゲート２電圧で制
御するソース接地形の増幅回路を構成しゲート２は抵抗
25を介してAGC電圧供給端子８接続し、ソースには電源
電圧を抵抗17,18で分圧した電圧を加え、ソースとゲー
ト１の間にチョークコイル19と抵抗20の直列回路を接続
する。FETのゲート１にピンダイオード２のアノードを
接続し、ピンダイオード２のカソードは抵抗24を介して
接地し、ピンダイオード２のカソードにピンダイオード
３のカソードを接続し、ピンダイオード３のアノードは
コンデンサ22を介して接地しピンダイオード３のアノー
ドに電源電圧を抵抗21,23で分圧した電圧を与える。ま
た、ドレインにピンダイオード４のカソードを接続しピ
ンダイオード４のアノードは抵抗13を介して電源電圧端
子９に接続し、ピンダイオード４のアノードにピンダイ
オード５のアノードを接続しピンダイオード５のカソー
ドはコンデンサ16を介して接地し、ピンダイオード５の
カソードに電源電圧を抵抗14,15で分圧した電圧を与え
る。ピンダイオード２のカソードをコンデンサ10を介し
て入力端子に接続し、ピンダイオード４のアノードをコ
ンデンサ11を介して出力端子７に接続してAGC回路を構
成している。本AGC回路において、AGC電圧VAGCが最大の
時FET1のドレイン電流IDが最大となり、ソース電圧VSは
ドレイン電流IDが抵抗24と抵抗18を流れてオートバイア
スになる成分と抵抗17を流れる電流による成分で決まり
最大となりゲート１電圧VG1も最大となる。このとき、
抵抗24はピンダイオード２による減衰量が小さくなるよ
うに選ぶことでピンダイオード２による減衰量が最小で
ドレイン電流IDが最大であることからピンダイオード４
による減衰量が最小でFET1の利得は最大である。AGC電
圧VAGCが下がるとドレイン電流IDが減少しFET1の利得が
減少しピンダイオード４による減衰量が増加し、ソース
電圧VSおよびゲート１電圧VG1が下がりピンダイオード
２を流れる電流が減少しピンダイオード２による減衰量
が増加する。一方、ピンダイオード３およびピンダイオ
ード５はAGC電圧VAGCが最大の時にオフ状態となるよう
に抵抗21,23および14,15を選ぶ。ピンダイオード3,5が
オン状態の時は、さらにピンダイオード3,5による減衰
が加わる。AGC電圧VAGCが0Vの時、ドレイン電流IDが零
になりFET1の利得が最小となりピンダイオード4,5によ
る減衰量が最大となり、ソース電圧VSとゲート１電圧V
G1は抵抗17を流れる電流のみで決まり最小となるためピ
ンダイオード2,3による減衰量が最大となる。第２図は
第１図に示した本発明回路のAGC電圧に対する利得を示
したもので、AGC電圧を０〜6Vに設定し、950〜1750MHz
の帯域で測定したものである。本実施例によれば、FET
のゲート２電圧に応じてゲート１電圧を換えるためゲー
ト１に直接接続したピンダイオードによる減衰量を制御
でき、ドレイン電流の減衰でドレインに直接接続したピ
ンダイオードによる減衰量を制御できるうえ、両方のピ
ンダイオードの駆動電流とFETのドレイン電流を共通に
できるため、ピンダイオード駆動回路を必要としない。
したがって、小形で低消費電力で大きな利得制御量を得
ることが可能になる。また、強電界時では、FETの入力
信号はゲート１に接続するピンダイオードで減衰された
信号であれためFETより歪特性に優れたピンダイオード
を用いればAGC回路の歪特性改善に効果が大きい。さら
に、ドレインとゲート１に接続するピンダイオードがオ
ン状態になる電圧を選ぶことで、AGC電圧の変化にとも
なう入出力インピーダンスの変化を小さくでき入出力イ
ンピーダンスの安定化の効果もある。 第３図〜第５図に本発明の別の実施例を示す。第１図
と対応する部分については同一の符号を付して夫々の説
明を省略する。第３図においては、FETのソースに電圧
を与える手段として、FET1のソースと電源端子９間に抵
抗17を接続しソースとソースの接地抵抗18の間にダイオ
ード26を接続する。本実施例の場合、ソース電圧VSおよ
びゲート１電圧VG1はドレイン電流IDが抵抗24と抵抗18
を流てオートバイアスになる成分と抵抗17を流れる電流
による成分で決まる。第１図に示した例と異なる点は、
AGC電圧VAGCが微小な時のゲート２−ソース間電圧VG2S
を第１図の場合よりダイオード26の電圧降下分大きくで
きる点で、AGC電圧VAGCが低い場合の利得制御量の確保
が容易になる。したがって、第１図の場合と同様の効果
に加え、さらに利得制御量の拡大が図れる。第４図にお
いては、FETのソースに電圧を与える手段としてFET1の
ソースと電源端子９の間に抵抗17を接続し、ソースと接
地間にツュナーダイオード27と抵抗18の直列回路を接続
する。本実施例において、ソース電圧VSはAGC電圧VAGC
が高い場合FET1のドレイン電流IDが抵抗24およびツュナ
ーダイオード27と抵抗18を流れてオートバイアスで定ま
り、AGC電圧が低い場合ツュナーダイオード27の端子間
電圧と抵抗18の両端電圧で決まる。したがって、ツュナ
ーダイオード27により利得制御量や制御量のAGC電圧感
度の設定が容易である。本実施例によれば小形低消費電
力で大きな利得制御量を得ることが可能で入出力インピ
ーダンスの安定化や歪特性の改善にも効果があるうえ、
設計の自由度が大きいという利点がある。第５図は本発
明の別の実施例である。FET1はソースをコンデンサ12で
接地しゲート２は抵抗25を介してAGC電圧供給端子８に
接続しドレインにピンダイオード４のカソード接続しピ
ンダイオード４のアノードは抵抗13を介して電源電圧端
子９に接続しかつコンデンサ11を介して出力端子７に接
続する。ソースは抵抗18で接地し、ソースとゲート１間
にチョークコイル20と抵抗19の直列回路を接続し、ゲー
ト１にピンダイオード２のアノードを接続しピンダイオ
ード２のカソードは抵抗24を介して接地しかつコンデン
サ10を介して入力端子６に接続する。また、ピンダイオ
ード２のカソードにピンダイオード３のカソードを接続
しピンダイオード３のアノードはコンデンサ22を介して
接地しかつ電源電圧を抵抗21,22で分圧した電圧を与え
る。さらにソースにダイオード28のカソードを接続しア
ノードに電源電圧を抵抗29,30で分圧した電圧を加え
る。本AGC回路において、AGC電圧VAGCが高くダイオード
28がオフ状態のとき、ソース電圧VSはドレイン電流IDが
抵抗18と抵抗24を流れてオートバイアスで決まり、AGC
電圧VAGCが低くなりソース電圧VSが下がりダイオード28
がオン状態のとき、ソース電圧VSは抵抗29を流れる電流
で決まる。したがって、本発明によればゲート１電圧V
G1もソース電圧VSに対応して変化するためゲート２の電
圧でピンダイオード２の減衰量を制御でき、またゲート
２の電圧でドレイン電流IDが変化するためピンダイオー
ド４の減衰量とFET1の利得を制御できるため大きな利得
制御量を得ることができ、ピンダイオード３がオン状態
となる電圧を選ぶことで入力インピーダンスの安定化を
図ることができ、ピンダイオード2,4の駆動電流がFETの
ドレイン電流と共通であるうえ、ダイオード28がオフ状
態の場合不要な電流が流れないためさらに低消費電力化
に効果があり、歪特性に優れ設計の自由度も大きい。 〔発明の効果〕 本発明によれば、FETのゲート２に印加する電圧で増
減するドレイン電流でドレインに接続するピンダイオー
ドによる減衰量とFETの利得を制御すると同時にゲート
２に印加する電圧に対応してソースおよびゲート１の電
圧を可変するためゲート１に接続するピンダイオードに
よる減衰量も制御するため大きな利得制御が得られるう
え、ピンダイオードの駆動電流とドレイン電流が共通で
あるためピンダイオードの駆動回路を必要とせず回路の
小形化や低消費電力化に効果が大きく、歪特性改善や入
力インピーダンスの安定化にも効果がある。
【図面の簡単な説明】
第１図は、本発明の一実施例を示す回路図、第２図は第
１図の回路の特性図、第３図，第４図，第５図は本発明
の他の実施例を示す回路図である。 １……デュアルゲートFET 2,3,4,5……ピンダイオード 19……チョークコイル 26,28……ダイオード 27……ツュナーダイオード。
１図の回路の特性図、第３図，第４図，第５図は本発明
の他の実施例を示す回路図である。 １……デュアルゲートFET 2,3,4,5……ピンダイオード 19……チョークコイル 26,28……ダイオード 27……ツュナーダイオード。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 大鋸 正俊
神奈川県横浜市戸塚区吉田町292番地
日立ビデオエンジニアリング株式会社内
(56)参考文献 特開 昭52−96851（ＪＰ，Ａ)
特開 昭50−157041（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．デュアルゲートFETとピンダイオードを基本構成と
するAGC回路において、デュアルゲートFETの第２のゲー
トにAGC電圧を印加しソースを高周波的に接地しかつソ
ースに電源電圧を抵抗分割して与え、かつソースと第１
のゲートとを、チョークコイルあるいはチョークコイル
との抵抗の直列回路を介して接続し、第１のゲートに、
カソードを抵抗で接地する第１のピンダイオードのアノ
ードを接続し、第１のピンダイオードのカソードに、ア
ノードをコンデンサで接地する第２のピンダイオードの
カソードを接続し、電源電圧を抵抗分割して第２のピン
ダイオードのアノードに与え、第１のピンダイオードの
カソードを入力端子とし、ドレインに第３のピンダイオ
ードのカソードを接続し、第３のピンダイオードのアノ
ードに、カソードをコンデンサで接地する第４のピンダ
イオードのアノードを接続し、電源電圧を抵抗分割して
第４のピンダイオードのカソードに与え、第３のピンダ
イオードのアノードを出力端子とすることを特徴とする
AGC回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62261566A JP2679999B2 (ja) | 1987-10-19 | 1987-10-19 | Ａｇｃ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62261566A JP2679999B2 (ja) | 1987-10-19 | 1987-10-19 | Ａｇｃ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01105609A JPH01105609A (ja) | 1989-04-24 |
| JP2679999B2 true JP2679999B2 (ja) | 1997-11-19 |
Family
ID=17363687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62261566A Expired - Lifetime JP2679999B2 (ja) | 1987-10-19 | 1987-10-19 | Ａｇｃ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2679999B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50157041A (ja) * | 1974-06-07 | 1975-12-18 | ||
| JPS5296851A (en) * | 1976-02-09 | 1977-08-15 | Matsushita Electric Ind Co Ltd | Gain control unit |
-
1987
- 1987-10-19 JP JP62261566A patent/JP2679999B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01105609A (ja) | 1989-04-24 |
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