JPS63501045A

JPS63501045A - ページモード動作可能なメモリー装置及びメモリーシステムのページモード動作方法

Info

Publication number: JPS63501045A
Application number: JP61504825A
Authority: JP
Inventors: テイラー，ビリー　ケニス; ジエイムズ，ラリー　クリフオード
Original assignee: エヌシーアールインターナショナルインコーポレイテッド
Priority date: 1985-09-23
Filing date: 1986-09-08
Publication date: 1988-04-14
Anticipated expiration: 2012-04-02
Also published as: US4823324A; DK264287D0; AU6336686A; CA1258910A; EP0238550A1; DK264287A; AU583950B2; WO1987001858A3; DE3676488D1; ZA866857B; DK170584B1; WO1987001858A2; JP2595220B2; EP0238550B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】に−ジ・モード動作を有するこの発明はページ・モード動作用のメモリー・システムに関する。

又、この発明はメモリー・システムの４−ノ・モード動作方法に関する。

背景技術メモリー・システムのページ・モード動作は、例えば、米国特許第４．４２９．３７５号に記載がある。この既知の装置は行及び列に配置された複数のメモリー・セルと、行を選択する行デコーダと、列を選択する列デコーダとを含む。シフト・レノスタは列デコーダと並列に接続され、最初の列アドレスから開始して選ばれた行の複数のメモリー・セルに対して連続的にアクセスするよう制御される。この既知のメモリー装置はメモリー・４−ゾの記憶サイズが制御されるという欠点を有する。

発明の開示この発明の目的は上記の欠点を除去したメモリー・システムを提供することである。

従って、この発明によると、各々が複数のメモリー素子パンクを有する複数のメモリー・ボードと、前記メモリー素子に行ストローブ信号を供給する行ストローブ信号入力手段と、前記行ストローブ信号に応答して前記メモリー素子に行アドレス情報を供給する行アドレス入力手段と、？−ド・エネーブル信号を供給するメモリー・ぎ−ド選択手段と、前記ボード・エネーブル信号が存在するときに選ばれた・ぐンクの各メモリー素子に対し列ストローブ信号を供給して選ばれたメモリー素子が列アドレス情報を受信しうるようにしたパンク選択手段とを含むページ・モード動作用メモリー・システムを提供する。

この発明によるメモリー・システムは、大きなアドレス可能・メモリー・被−ノ能力の他に、ページ・モード動作を高速に実行することができるという大きな利点を有する。

この発明の他の面によると、ａ）各々が複数のメモリー要素パンクを有する複数のメモリー・ビードを提供し、ｂ）行、列、パンク及びボード・アドレス・ビットを有するメモリー・アドレス信号を前記複数のメモリー・ぎ−ドに供給し、Ｃ）アクティブ行アドレス・ストローブ信号をメモリー素子すべてに供給してページ・モード動作中前記信号をアクティブに維持するようにし、ｄ）前記メモリー・アドレス信号に応答して前記メモリー素子のゲート及びパンクを選択して列アドレス・ストローブ信号を前記選ばれたメモリー・パンクに供給し、ｅ）前記アドレス・ストローブ信号に応答して前記メモリー・アドレス信号を前記選ばれたパンクのメモリー素子に供給し、ｆ）前記工程ｄ）、ｅ）を反復してページ・モードにある間各列をアドレスするようにした各工程を含むメモリー・システムのページ・モード動作方法を提供する。

次に、下記の添付図面を参照してその例によシこの発明の一実施例を説明する。

第１図は、この発明によシメモリー素子の好ましい配列を例示したブロック図である。

第２図は、第１図のメモリー素子を制御するロジック回路を例示した第２Ａ図〜第２Ｄ図の接続関係を示す図である。

第３図は、非ページ・モードにおけるメモリー動作を例示した波形図である。

第４図は、ページ・モードにおけるメモリー動作を例示した波形図である。

第１図は、３つの主なメモリー・アレイ・ゲート１０Ａ、ＩＯＢ、ＩＯＣを含むこの発明の構成を表わす図である。この発明の効果を減滅することなく、更に多くのボードを追加することができる。各ゲートには４パンクのメモリー素子か取付けられ、各パンク２０Ａ〜２０Ｄは３２ビット深さであシ、各メモリー素子２０Ａ〜２０Ｄは図の深さ方向に３２回追加するような繰返しに等しい。パリティ・チェックを使用する場合はメモリー素子を追加する必要がある。各パンクは構造が同一であシ、個々にアドレス可能である。

パンク・デコーダ２４は入力としてバイナリ・パンク選択信号ＭＡ２０〜２１を受信し、信号をデコードして、４出力の１つからアンド・グー）５０Ａ〜５０Ｄに向けられるエネーブル信号を供給する。アンド・グー）５０Ａ〜５０Ｄの各々はメモリー素子２０Ａ〜２０Ｄの列アドレス・ストローブ入力ＣＡＳに接続された出力を持つ。ボード・デコード・ロジック２２はその入力にメモリー・アドレス・ビットに対応するバイナリ・ゲート選択信号ＭＡ２２〜２３を受信する。各ボードのデコード・ロジ°ツク２２はそれ自体の独特なコードに応答するよう構成される。アドレス・ビットＭＡ２２〜２３がボードのデコード・ロジックによって認識されると、デコード・ロジックはゲートの可能化に使用される出力信号を供給する。一度に１？−ドのみが可能化される。ゲート・デコード・ロジック２２からの出力信号が２つのエネーブル入力の１つとしてアンド・ゲート５０Ａ〜５０Ｄの各々の入力に向けられる。４ゴ一ド以上を選択したい場合、メ°モリ −。

アドレス・ビットを追加して、適当なビット・コードを与えるように割当てる。

ボードが選択されると、アンド・ダートは／ぐンク・デコード・ロジック２４からエネーブル信号を受信して、その出力から選ばれたパンクの各メモリー素子のＣＡＳ入力に対し６ハイ”レベル信号を出力する。各メモリー素子２０は入力ＲＡＳを有する。この好ましい実施例では、コードのすべてのＲＡＳ入力は共通コードを介して接続され、ざ−ドのＲＡＳ端子に対するアクティブ信号の供給はそのピードのメモリー素子のすべてをアクティブする。メモリー素子のアドレス端子ＡＤＤは８ビツト・アドレス・パス３０に接続される。信号ＲＡＳがアクティブになると、列アドレス・ストローブ信号がアクティブとなシ、行及び列アドレス・データはアドレス・パス３０を介して各メモリー素子に向けられ、メモリー素子の選ばれたセルをアクセスする。ページ・モード動作において、行アドレスが同一のときに、列アドレスを変更して、その列のデータを高速で読出すようにする。

各メモリー素子は書込エネーブル人力ＷＥを持つ。

この好ましい実施例では、コードのすべてのＷＥ大入力共通の回路を通して接続され、４−ジ・モードで書込を実行することができる。

第２Ａ図〜第２Ｄ図は第２図に従って接続される。

パンク選択ロジック回路２４Ａは本実施例ではＮａｔｉｏｎａｌ　Ｓｅｍ１ｃｏｎｄｕｄｏｒ　Ｉｎｃ、製のＰｏ　８４０９　チップであるダイナミックＲＡＭコントローラ２４のタイミング及び選択部で形成される。信号ＲＡＳＩＮ’はパンク選択回路２４Ａの入力端子ＲＡＳＩＮに接続される。メモリー・アドレス・ピノ）ＭＡ２０．ＭＡ２１に応答して、パンク選択ロノックは４つの出力Ａ〜Ｄの１つにアクティブ信号を供給する。出力ラインＡ−Ｄはアンド・ゲート５０Ａ〜５０Ｄの４パンクの入力に接続される。

アンド・ダートの各／Ｊンクは２つのアンド・ダートから成シ、この実施例では７４ＡＳ８３２チツプである。２つのアンド・デートはアンド・ダートの各パンクに使用され、メモリー素子２０に対する適当なドライブ電力を供給する。この実施例では、メモリー素子は各メモリー素子パンク２０に使用される。各アンド・ゲートは・ぐンクの１６個の各メモリー素子をドライブする。

すなわち、アンド・ダート・パンク５０Ａの第１のアンド・ゲートからの出力はＣＡＳ　Ｏとラベルされ、メモリー素子パンク２０Ａ（第１図のパンク）の１６個のメモリー素子をドライブする。アンド・ダート・パンク５０Ａの第２のアンド・ダートの出力はＣＡＳ　１とラベルされ、メモリー素子パンク２０Ａの残りの１６メモリー素子をドライブする。同様にして、出力ＣＡＳ　２〜ＣＡＳ　７は対にグループ分けされ、パンク２０Ｂ〜２０Ｄのメモリー素子をドライブするよう使用される。

パンク内のメモリー素子はＣＡＳ信号対がアクティブ６０−“になることによって列ストローブされる。同様ニ、バッファ回路８０、アドレス・バッファ９０、バッファ回路７０からの出力は対にグループ分けされてメモリー素子２０の全体的に同じくラベルされた入力に供給される。アンド・ゲート５０のパンクは入力としてロジック・アンド作用回路ブロック２３の出力を介して信号ＰＡＧＣＡＳを受信する。信号ＲＡＳ！ソはバッファ回路７０の入力すべてに供給される。７４ＡＳ２４４チツゾでよいバッファ回路７０はその入力の信号の状態がすべての出力に反映するように入力のすべてが共に接続される。前述したように、出力は対で接地され、それら信号によってドライブされる回路に対して適当なドライブ電力を供給する。信号ＲＡＳＩＮ’は、又パンク選択ロジック回路２４Ａの同様にラベルされた入力に接続される。

コード選択ロジック２２はメモリー・アドレス・ピッ）ＭＡ　２２及び信号ＩＮＴｒＤ　Ｏを入力として受信する排他的オア・ゲート４２から成る。オア・ゲート４２の出力はアンド・ゲート４６の入力に接続される。ボード選択ロジックの一部には、又メモリー・アドレス・ピッ）ＭＡ　２３及び信号ｒＮＴｒＤ　１を入力として受信する排他的オア・ゲート４４を含む。オア・ｆ−ト４４の出力はアンド・ゲート４６の入力に接続される。アンド・ゲート４６からの出力信号はボード選択（エネーブル）信号ＢＡＳＥＬ’である。入力ラインＩＮＴＩＤ　Ｏ及びＩＮＴＩＤ　１は抵抗を通して＋５ｖ電源に接続され、他端は回路が一部のエツジ・コネクタに接続される。これら２ラインの目的は？−ドが応答するコードを設定することである。これはボード・コネクタの一方又は西方を接地するか、ゲート・コネクタのどれもシステム・ハウジングに取付けられているエツジ・コネクタにコンタクトしないでも達成される。ゲートのエツジ・コネクタに対する挿入は正しいゲート・アドレスをそこに自動的に供給することによって行われる。２本の接地しうる導体と共に４本の結線コードの組合わせが可能である。メモリー・アドレス・ビットＭＡ２２〜２３がボードＩＮＴＩＤ　Ｏ及びＩＮＴＩＤ　１ラインのラベルと一致したときに、信号ＢＡＳＥＬ’はアクティブ６０− ”になる。

信号ＢＡＳＥＬ’は入力としてアンド・ダート６４に供給される。

７４ＡＬＳ７４チツプでよいフリップ・フロンｆ５６はパンク選択ロジック回路２４の出力からそのＲ及びＩＤ入力に信号ＰＡＧＩＮＤ／を、Ｃ１人力に信号ＲＣＣＡＳを受信する。クリップ・フロップ５６は各ページ・モード動作の開始時においてＳ入力に供給される信号ＰＲ３Ｔ’によってセットされる。クリップ・７０ツグ５６からの出力はノア・ゲート５８の入力に向けられ、ダート５８は他の入力にオア・ゲート６０の出力からの信号を受信する。ノア・ゲート５８はその出力にノア・ゲート６２の入力に接続される信号をゲートする。

ノア・ゲート６２は、又入力π信号ＰＡＧＣＡＳを受信する。ノア・ゲート６２の出力はアンド・ダート６４の入力・に接続され、アンド・ゲート６４は信号ＢＡＳＥＬ’の制御の下にその出力に信号ＰＡＧＣＡＳを出力する。

７４ＡＬＳ２４４チツプでよいバッファ回路８０はその入力に書込信号ＷＥ’を受信する。バッファ回路８０はその出力から夫々のメモリー素子パンクに信号ＷＥ　Ｏ’　〜ＷＥ　７’を供給する。

メモリー・アドレス・ビットＭＡ２〜１９はアドレス・パス９２を介して動的ＲＡＭコントローラ２４のアドレス・ラッチ及び多重化部２４Ｂに供給される。アドレス・ビットＭＡ１１〜１９は行ビットであシ、アドレス・ビットＭＡ２〜１０は列ビットである。これらビットは行及び列多重化されてコントローラ部２４Ｂの出力に９アドレス・ピッ）ＡＯ〜Ａ８として接続される。アドレス・ピッ）ＡＯ〜Ａ８はアドレス・パス９４を介してアドレス・バッファ９０に接続される。

アドレス・バッファから°のアドレス信号ＡＯ〜Ａ７は８本の対応するパス・ラインに接続され、各パス・ラインは９本の導体（０〜８）から成る。最初の１６メリー素子の第２のグループはパンク対の他のパスに接続される。

第３図における信号名の後の６〜″マークは信号が偶ロー”のときにアクティブであることを表わし、６−＃又は“″のマークに等し゛い。アドレス信号ＭＡ２〜１９はボード入力端子に接続される。信号　。

ＢＤＳＥＬ’は信号゛アドレス”の短時間後に発生する。

”ベージ″表示信号ＰＡＧｒＮＤ’は非ページ動作モードではアクティブではないから、１ハイ”のままである。

ＰＡＧＣＡＳは、このモードではインアクティブであるから“ロー”のままである。アドレス・ビットが安定して後約１０ｎ３の遅延後、信号ＲＡＳＩＮ’がアクティブとなって、メモリー・サイクルを開始する。信号ＲＡ　Ｓ　ＩＮ’は信号ＲＡＳ　Ｏ〜ＲＡＳ　７を各ざ−ドのメモリー素子のすべてのパンクに供給する。コントロー、う２４Ａの出力における信号ＲＣＲＡＳ　Ｏ〜ＲＣＲＡＳ　３の１つは２つのメモリー・アドレス・ビットＭＡ２０〜２１によって選ばれる。

第３図の例では、信号ＲＣＲＡＳ　１がアクティブとなる。

ＲＣＣＡＳ信号は信号ＲＣＲＡＳ　Ｏ’〜ＲＣＲＡＳ　３’のどれかがアクティブになった後一定遅延時間後にアクティブになる。一定の遅延時間は動的ＲＡＭコントローラ２４の回路に固有のものである。この例では短時間後、列信号ＣＡＳ　２’及びＣＡＳ　３’がアクティブとなり、メモリーがアドレスされる。

第４図はページ・モード動作を表わし、行アドレス・ピッ）ＭＡ１１〜１９が選ばれると、それは異なるページが必要となるか、又は非イージ・モード動作に入るまで一定のままである。四−に−ジのデータを使用するため、列アドレスのみを変化（希望にょシパンク及び？−ド選択信号も）して、メモリーのボードすべてにページ・モード・アクセスを拡張してもよい。ページ・モードでは、信号ＰＡＧ　Ｉ　ＮＤ’はアクティブ６０−”となシ、メモリーがページ・モード動作にある間“ロー″のままである。信号ＢＤＳＥＬ’がアクティブロー”になると、非被−ジ・モードのメモリー動作と類似になる。信号ＲＡＳＩＮ’が“ロー“ になると、行アドレスが変化しない限シ、“ロー”のままである。ＲＡＳＩＮ’ が一口一”になると、信号ＲＡＳ　Ｏ−ＲＡＳ　７を０ロー”にし、信号ＲＣＲＡＳ　１’をアクティブロー”にすることによって、メモリー・パンク（この例ではメモリー・パンク２）を選択する。短時間後、信号ＰＡＧＣＡＳ’はアクティグハイ”となシ、信号ＣＡＳ　２’及びＣＡＳ　３’をアクティブ１０−”にする。第１のＣＡＳ信号はメモリー素子ニ列アドレスをストローブする。第２の列アドレスはアドレス・パスに出力され、ＣＡＳ信号の第２の組はアクティブ“ ロー”になって、第２の列アドレスをストローブする。この処理はメモリーのアドレスされている特定の（−ジを希望する限シ続行する。パンク及びが−ド選択信号はページ・モードにある間変更してよシ大きなぜ−ジから選択するようにすることができる。フリップ・フロップ５６はページ・モードにあるときに、信号ＰＡ（、ＥＮＤ’がインアクティブ６ハイ”になると同時に信号ＲＡＳＩＮ’がインアクティブ”ハイ“となることを保証する。

ＦＩＧ、　１非へ″−シＩ−９ニート°゛ＦＩＧ、　３国際調査報告ＡＮＮＥＸτＯＴ）ＥＥ　ＩＮＴＥＲＮＡＴＩＯＮＡＩ：、　ＳＥｋ、”、ＣＨＲＥ：’ＯＲＴ　ＯＮ

Claims

【特許請求の範囲】

１．各々がメモリー素子（２０Ａ）の複数のバンクを有する複数のメモリー・ボード（１０Ａ）と、行ストローブ信号（ＲＡＳ′）を前記メモリー素子に供給する行ストローブ信号入力手段と、前記行ストローブ信号（ＲＡＳ′）に応答して行アドレス情報を前記メモリー素子（２０Ａ）に供給する行アドレス入力手段と、ボード・エネーブル信号を供給するメモリー・ボード選択手段（２２）と、前記ボード・エネーブル信号があるとき列ストローブ信号を選ばれたバンクの各メモリー素子（２０Ａ）に供給し、選ばれたメモリー素子（２０Ａ）を可能化して列アドレス情報を受信するバンク選択手段（２４Ａ）とを含むページ・モード動作用メモリー・システム。
２．書込動作の際、書込エネーブル信号（ＷＥ′）を前記メモリー素子（２０Ａ）に供給する書込エネーブル手段を含む請求の範囲１項記載のシステム。
３．前記バンク選択手段は選ばれるバンクを示すメモリー・アドレス・ビット（ＭＡ２０，ＭＡ２１）を受信する入力を有する第１のロジック手段（２４Ａ）を含み、前記メモリー・バンクに対応する複数の出力ラインの選ばれた１つにエネーブル信号を供給し、前記エネーブル信号を受信し及び選ばれたメモリー・バンクに通す第２のロジック手段（５０Ａ〜Ｄ）を含む請求の範囲１項記載のシステム。
４．ａ）各メモリー素子（２０Ａ）の複数のバンクを有する複数のメモリー・ボード（１０Ａ）を供給し、ｂ）行、列、バンク、ボードの各アドレス・ビットを有するメモリー・アドレス信号を前記複数のメモリー・ボード（１０Ａ）に供給し、ｃ）アクティブ“ロー”のアドレス・ストローブ信号（ＲＡＳ′）を全メモリー素子（２０Ａ）に供給し、ページ・モード動作中前記信号をアクティブに維持し、ｄ）前記メモリー・アドレス信号に応答してボード（１０Ａ）とメモリー素子（２０Ａ）のバンクを選択し、列アドレス・ストローブ信号を選ばれたメモリー・バンクに供給し、ｅ）前記列アドレス・ストローブ信号に応答して前記メモリー・アドレス信号を選ばれたバンクのメモリー素子（２０Ａ）に供給し、ｆ）ページ・モード中名アドレスされるべき列に対して前記工程ｄ）及びｅ）を反復する各工程を含むメモリー・システムのページ・モード動作方法。