JP2595220B2 - ページモード動作可能なメモリー装置及びメモリーシステムのページモード動作方法 - Google Patents
ページモード動作可能なメモリー装置及びメモリーシステムのページモード動作方法Info
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- JP2595220B2 JP2595220B2 JP61504825A JP50482586A JP2595220B2 JP 2595220 B2 JP2595220 B2 JP 2595220B2 JP 61504825 A JP61504825 A JP 61504825A JP 50482586 A JP50482586 A JP 50482586A JP 2595220 B2 JP2595220 B2 JP 2595220B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
- G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Debugging And Monitoring (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はページモード動作が可能なメモリー装置に
関する。
関する。
メモリー・システムのページ動作に関しては、例え
ば、米国特許第4,429,375号に記載がある。この記載に
よると、メモリー装置は行及び列に配置された複数のメ
モリー・セルと、行を選択する行デコーダ及び列を選択
する列デコーダとを有している。さらに、前記列デコー
ダと平行にシフトレジスタが設けられており、これを用
いて、選択された特定の行に含まれるメモリー・セルを
列アドレス順に連続的にアクセスすることによりページ
モード動作を制御する。
ば、米国特許第4,429,375号に記載がある。この記載に
よると、メモリー装置は行及び列に配置された複数のメ
モリー・セルと、行を選択する行デコーダ及び列を選択
する列デコーダとを有している。さらに、前記列デコー
ダと平行にシフトレジスタが設けられており、これを用
いて、選択された特定の行に含まれるメモリー・セルを
列アドレス順に連続的にアクセスすることによりページ
モード動作を制御する。
この従来技術のメモリー装置はメモリーサイズの大き
さに限界があるという欠点を有する。
さに限界があるという欠点を有する。
従って本発明の目的は上記欠点を除去したメモリー装
置を提供することである。
置を提供することである。
この発明は、行アドレスと列アドレスとによりアドレ
ス可能な複数のメモリー要素で構成されたメモリーバン
クを複数個有する複数のメモリーボードと、前記複数の
メモリーバンクの前記複数のメモリー要素に行ストロボ
信号を同時に供給する手段と、前記行ストロボ信号に応
答して、前記各メモリーバンクのメモリー要素に対して
前記行アドレスの１つを供給する手段と、選択されたメ
モリーボードに対してイネーブル信号を供給するメモリ
ーボード選択手段と、前記ボードイネーブル信号が存在
するときに前記選択されたメモリーボードの各メモリー
要素が前記列アドレスの１つを受信可能となるように、
前記ボードの選択されたメモリーバンクの各メモリー要
素に対して列ストロボ信号を供給するメモリーバンク選
択手段とを具備するよう構成したメモリー装置により上
記目的を達成した。
ス可能な複数のメモリー要素で構成されたメモリーバン
クを複数個有する複数のメモリーボードと、前記複数の
メモリーバンクの前記複数のメモリー要素に行ストロボ
信号を同時に供給する手段と、前記行ストロボ信号に応
答して、前記各メモリーバンクのメモリー要素に対して
前記行アドレスの１つを供給する手段と、選択されたメ
モリーボードに対してイネーブル信号を供給するメモリ
ーボード選択手段と、前記ボードイネーブル信号が存在
するときに前記選択されたメモリーボードの各メモリー
要素が前記列アドレスの１つを受信可能となるように、
前記ボードの選択されたメモリーバンクの各メモリー要
素に対して列ストロボ信号を供給するメモリーバンク選
択手段とを具備するよう構成したメモリー装置により上
記目的を達成した。
この発明においては、複数のメモリー要素からなるメ
モリーバンクを複数個有する複数のメモリーボードに対
して、行アドレス、列アドレス、バンクアドレス、ボー
ドアドレスを有するメモリーアドレス信号を供給し、さ
らに行アドレス・ストロボ信号をメモリー要素のすべて
に供給してページモード動作中その信号をアクティブ状
態に維持する。そして、前記メモリー・アドレス信号に
応答して前記メモリー要素のボード及びバンクを選択し
て列アドレス・ストロボ信号を該選ばれたメモリー・バ
ンクのメモリー要素に供給するとともに、前記列アドレ
ス・ストロボ信号に応答して前記選ばれたメモリー・バ
ンクのメモリー要素に前記メモリー・アドレス信号を供
給する。この列アドレス・ストロボ信号の供給及びメモ
リー・アドレス信号を供給を、各列毎にページモード中
繰り返す。
モリーバンクを複数個有する複数のメモリーボードに対
して、行アドレス、列アドレス、バンクアドレス、ボー
ドアドレスを有するメモリーアドレス信号を供給し、さ
らに行アドレス・ストロボ信号をメモリー要素のすべて
に供給してページモード動作中その信号をアクティブ状
態に維持する。そして、前記メモリー・アドレス信号に
応答して前記メモリー要素のボード及びバンクを選択し
て列アドレス・ストロボ信号を該選ばれたメモリー・バ
ンクのメモリー要素に供給するとともに、前記列アドレ
ス・ストロボ信号に応答して前記選ばれたメモリー・バ
ンクのメモリー要素に前記メモリー・アドレス信号を供
給する。この列アドレス・ストロボ信号の供給及びメモ
リー・アドレス信号を供給を、各列毎にページモード中
繰り返す。
これにより、この発明によるメモリー装置はアドレス
可能なメモリー・ページ容量を大きくできるという利点
に加えて、ページ・モード動作を高速度で実行すること
ができる。
可能なメモリー・ページ容量を大きくできるという利点
に加えて、ページ・モード動作を高速度で実行すること
ができる。
図面の簡単な説明 次に、下記の添付図面を参照してその例によりこの発
明の一実施例を説明する。
明の一実施例を説明する。
第１図は、この発明によりメモリー素子の好ましい配
列を例示したブロック図である。
列を例示したブロック図である。
第２図は、第１図のメモリー素子を制御するロジック
回路を例示した第2A図〜第2D図の接続関係を示す図であ
る。
回路を例示した第2A図〜第2D図の接続関係を示す図であ
る。
第３図は、非ページ・モードにおけるメモリー動作を
例示した波形図である。
例示した波形図である。
第４図は、ページ・モードにおけるメモリー動作を例
示した波形図である。
示した波形図である。
発明を実行するための最良の形態 第１図は、３つの主なメモリー・アレイ・ボード10A,
10B,10Cを含むこの発明の構成を表わす図である。この
発明の効果を減滅することなく、更に多くのボードを追
加することができる。各ボードには４バンクのメモリー
素子が取付けられ、各バンク20A〜20Dは32ビット深さで
あり、各メモリー素子20A〜20Dは図の深さ方向に32回追
加するような繰返しに等しい。パリティ・チェックを使
用する場合はメモリー素子を追加する必要がある。各バ
ンクは構造が同一であり、個々にアドレス可能である。
バンク・デコーダ24は入力としてバイナリ・バンク選択
信号MA20〜21を受信し、信号をデコードして、４出力の
１つからアンド・ゲート50A〜50Dに向けられるエネーブ
ル信号を供給する。アンド・ゲート50A〜50Dの各々はメ
モリー素子20A〜20Dの列アドレス・ストローブ入力CAS
に接続された出力を持つ。ボード・デコード・ロジック
22はその入力にメモリー・アドレス・ビットに対応する
バイナリ・ボード選択信号MA22〜23を受信する。各ボー
ドのデコード・ロジック22はそれ自体の独特なコードに
応答するよう構成される。アドレス・ビットMA22〜23が
ボードのデコード・ロジックによって認識されると、デ
コード・ロジックはボードの可能化に使用される出力信
号を供給する。一度に１ボードのみが可能化される。ボ
ード・デコード・ロジック22からの出力信号が２つのエ
ネーブル入力の１つとしてアンド・ゲート50A〜50Dの各
々の入力に向けられる。４ボード以上を選択したい場
合、メモリー・アドレス・ビットを追加して、適当なビ
ット・コードを与えるように割当てる。ボードが選択さ
れると、アンド・ゲートはバンク・デコード・ロジック
24からエネーブル信号を受信して、その出力から選ばれ
たバンクの各メモリー素子のCAS入力に対し“ハイ”レ
ベル信号を出力する。各メモリー素子20は入力RASを有
する。この好ましい実施例では、ボードのすべてのRAS
入力は共通ボードを介して接続され、ボードのRAS端子
に対するアクティブ信号の供給はそのボードのメモリー
素子のすべてをアクティブする。メモリー素子のアドレ
ス端子ADDは８ビット・アドレス・バス30に接続され
る。信号RASがアクティブになると、列アドレス・スト
ローブ信号がアクティブとなり、行及び列アドレス・デ
ータはアドレス・バス30を介して各メモリー素子に向け
られ、メモリー素子の選ばれたセルをアクセスする。ペ
ージ・モード動作において、列アドレスが同一のとき
に、列アドレスを変更して、その列のデータを高速で読
出すようにする。
10B,10Cを含むこの発明の構成を表わす図である。この
発明の効果を減滅することなく、更に多くのボードを追
加することができる。各ボードには４バンクのメモリー
素子が取付けられ、各バンク20A〜20Dは32ビット深さで
あり、各メモリー素子20A〜20Dは図の深さ方向に32回追
加するような繰返しに等しい。パリティ・チェックを使
用する場合はメモリー素子を追加する必要がある。各バ
ンクは構造が同一であり、個々にアドレス可能である。
バンク・デコーダ24は入力としてバイナリ・バンク選択
信号MA20〜21を受信し、信号をデコードして、４出力の
１つからアンド・ゲート50A〜50Dに向けられるエネーブ
ル信号を供給する。アンド・ゲート50A〜50Dの各々はメ
モリー素子20A〜20Dの列アドレス・ストローブ入力CAS
に接続された出力を持つ。ボード・デコード・ロジック
22はその入力にメモリー・アドレス・ビットに対応する
バイナリ・ボード選択信号MA22〜23を受信する。各ボー
ドのデコード・ロジック22はそれ自体の独特なコードに
応答するよう構成される。アドレス・ビットMA22〜23が
ボードのデコード・ロジックによって認識されると、デ
コード・ロジックはボードの可能化に使用される出力信
号を供給する。一度に１ボードのみが可能化される。ボ
ード・デコード・ロジック22からの出力信号が２つのエ
ネーブル入力の１つとしてアンド・ゲート50A〜50Dの各
々の入力に向けられる。４ボード以上を選択したい場
合、メモリー・アドレス・ビットを追加して、適当なビ
ット・コードを与えるように割当てる。ボードが選択さ
れると、アンド・ゲートはバンク・デコード・ロジック
24からエネーブル信号を受信して、その出力から選ばれ
たバンクの各メモリー素子のCAS入力に対し“ハイ”レ
ベル信号を出力する。各メモリー素子20は入力RASを有
する。この好ましい実施例では、ボードのすべてのRAS
入力は共通ボードを介して接続され、ボードのRAS端子
に対するアクティブ信号の供給はそのボードのメモリー
素子のすべてをアクティブする。メモリー素子のアドレ
ス端子ADDは８ビット・アドレス・バス30に接続され
る。信号RASがアクティブになると、列アドレス・スト
ローブ信号がアクティブとなり、行及び列アドレス・デ
ータはアドレス・バス30を介して各メモリー素子に向け
られ、メモリー素子の選ばれたセルをアクセスする。ペ
ージ・モード動作において、列アドレスが同一のとき
に、列アドレスを変更して、その列のデータを高速で読
出すようにする。
各メモリー素子は書込エネーブル入力WEを持つ。この
好ましい実施例では、ボードのすべてのWE入力は共通の
回路を通して接続され、ページ・モードで書込を実行す
ることができる。
好ましい実施例では、ボードのすべてのWE入力は共通の
回路を通して接続され、ページ・モードで書込を実行す
ることができる。
第2A図〜第2D図は第２図に従って接続される。バンク
選択ロジック回路24Aは本実施例ではNational Semicond
udor Inc.製のPD8409チップであるダイナミックRAMコン
トローラ24のタイミング及び選択部で形成される。信号
RASIN′はバンク選択回路24Aの入力端子RASINに接続さ
れる。メモリー・アドレス・ビットMA20,MA21に応答し
て、バンク選択ロジックは４つの出力Ａ〜Ｄの１つにア
クティブ信号を供給する。出力ラインＡ〜Ｄはアンド・
ゲート50A〜50Dの４バンクの入力に接続される。アンド
・ゲートの各バンクは２つのアンド・ゲートから成り、
この実施例では74AS832チップである。２つのアンド・
ゲートはアンド・ゲートの各バンクに使用され、メモリ
ー素子20に対する適当なドライブ電力を供給する。この
実施例では、メモリー素子は各メモリー素子バンク20に
使用される。各アンド・ゲートはバンクの16個の各メモ
リー素子をドライブする。すなわち、アンド・ゲート・
バンク50Aの第１のアンド・ゲートからの出力はCAS0と
ラベルされ、メモリー素子バンク20A（第１図のバン
ク）の16個のメモリー素子をドライブする。アンド・ゲ
ート・バンク50Aの第２のアンド・ゲートの出力はCAS1
とラベルされ、メモリー素子バンク20Aの残りの16メモ
リー素子をドライブする。同様にして、出力CAS2〜CAS7
は対にグループ分けされ、バンク20B〜20Dのメモリー素
子をドライブするよう使用される。バンク内のメモリー
素子はCAS信号対がアクティブ“ロー”になることによ
って列ストローブされる。同様に、バッファ回路80、ア
ドレス・バッファ90、バッファ回路70からの出力は対に
グループ分けされてメモリー素子20の全体的に同じくラ
ベルされた入力に供給される。アンド・ゲート50のバッ
クは入力としてロジック・アンド作用回路ブロック23の
出力を介して信号PAGCASを受信する。信号RASIN′はバ
ッファ回路70の入力すべてに供給される。74AS244チッ
プでよいバッファ回路70はその入力の信号の状態がすべ
ての出力に反映するように入力のすべてが共に接続され
る。前述したように、出力は対で接地され、それら信号
によってドライブされる回路に対して適当なドライブ電
力を供給する。信号RASIN′は、又バンク選択ロジック
回路24Aの同様にラベルされた入力に接続される。
選択ロジック回路24Aは本実施例ではNational Semicond
udor Inc.製のPD8409チップであるダイナミックRAMコン
トローラ24のタイミング及び選択部で形成される。信号
RASIN′はバンク選択回路24Aの入力端子RASINに接続さ
れる。メモリー・アドレス・ビットMA20,MA21に応答し
て、バンク選択ロジックは４つの出力Ａ〜Ｄの１つにア
クティブ信号を供給する。出力ラインＡ〜Ｄはアンド・
ゲート50A〜50Dの４バンクの入力に接続される。アンド
・ゲートの各バンクは２つのアンド・ゲートから成り、
この実施例では74AS832チップである。２つのアンド・
ゲートはアンド・ゲートの各バンクに使用され、メモリ
ー素子20に対する適当なドライブ電力を供給する。この
実施例では、メモリー素子は各メモリー素子バンク20に
使用される。各アンド・ゲートはバンクの16個の各メモ
リー素子をドライブする。すなわち、アンド・ゲート・
バンク50Aの第１のアンド・ゲートからの出力はCAS0と
ラベルされ、メモリー素子バンク20A（第１図のバン
ク）の16個のメモリー素子をドライブする。アンド・ゲ
ート・バンク50Aの第２のアンド・ゲートの出力はCAS1
とラベルされ、メモリー素子バンク20Aの残りの16メモ
リー素子をドライブする。同様にして、出力CAS2〜CAS7
は対にグループ分けされ、バンク20B〜20Dのメモリー素
子をドライブするよう使用される。バンク内のメモリー
素子はCAS信号対がアクティブ“ロー”になることによ
って列ストローブされる。同様に、バッファ回路80、ア
ドレス・バッファ90、バッファ回路70からの出力は対に
グループ分けされてメモリー素子20の全体的に同じくラ
ベルされた入力に供給される。アンド・ゲート50のバッ
クは入力としてロジック・アンド作用回路ブロック23の
出力を介して信号PAGCASを受信する。信号RASIN′はバ
ッファ回路70の入力すべてに供給される。74AS244チッ
プでよいバッファ回路70はその入力の信号の状態がすべ
ての出力に反映するように入力のすべてが共に接続され
る。前述したように、出力は対で接地され、それら信号
によってドライブされる回路に対して適当なドライブ電
力を供給する。信号RASIN′は、又バンク選択ロジック
回路24Aの同様にラベルされた入力に接続される。
ボード選択ロジック22はメモリー・アドレス・ビット
MA22及び信号INTID0を入力として受信する排他的オア・
ゲート42から成る。オア・ゲート42の出力はアンド・ゲ
ート46の入力に接続される。ボードせ他ロジックの一部
には、又メモリー・アドレス・ビットMA23及び信号INTI
D1を入力として受信する排他的オア・ゲート44を含む。
オア・ゲート44の出力はアンド・ゲート46の入力に接続
される。アンド・ゲート46からの出力信号はボード選択
（エネーブル）信号BASEL′である。入力ラインINTID0
及びINTID1は抵抗を通して＋5V電源に接続され、他端は
回路ボードのエッジ・コネクタに接続される。これら２
ラインの目的はボードが応答するコードを設定すること
である。これはボード・コネクタの一方又は丙方を接地
するか、ボード・コネクタのどれもシステム・ハウジン
グに取付けられているエッジ・コネクタにコンタクトし
ないでも達成される。ボードのエッジ・コネクタに対す
る挿入は正しいボード・アドレスをそこに自動的に供給
することによって行われる。２本の接地しうる導体と共
に４本の結線コードの組合わせが可能である。メモリー
・アドレス・ビットMA22〜23がボードINTID0及びINTID1
ラインのラベルと一致したときに、信号BASEL′はアク
ティブ“ロー”になる。信号BASEL′は入力としたアン
ド・ゲート64に供給される。
MA22及び信号INTID0を入力として受信する排他的オア・
ゲート42から成る。オア・ゲート42の出力はアンド・ゲ
ート46の入力に接続される。ボードせ他ロジックの一部
には、又メモリー・アドレス・ビットMA23及び信号INTI
D1を入力として受信する排他的オア・ゲート44を含む。
オア・ゲート44の出力はアンド・ゲート46の入力に接続
される。アンド・ゲート46からの出力信号はボード選択
（エネーブル）信号BASEL′である。入力ラインINTID0
及びINTID1は抵抗を通して＋5V電源に接続され、他端は
回路ボードのエッジ・コネクタに接続される。これら２
ラインの目的はボードが応答するコードを設定すること
である。これはボード・コネクタの一方又は丙方を接地
するか、ボード・コネクタのどれもシステム・ハウジン
グに取付けられているエッジ・コネクタにコンタクトし
ないでも達成される。ボードのエッジ・コネクタに対す
る挿入は正しいボード・アドレスをそこに自動的に供給
することによって行われる。２本の接地しうる導体と共
に４本の結線コードの組合わせが可能である。メモリー
・アドレス・ビットMA22〜23がボードINTID0及びINTID1
ラインのラベルと一致したときに、信号BASEL′はアク
ティブ“ロー”になる。信号BASEL′は入力としたアン
ド・ゲート64に供給される。
74ALS74チップでよいフリップ・フロップ56はバンク
選択ロジック回路24の出力からそのＲ及びID入力に信号
PAGIND′を、C1入力に信号RCCASを受信する。フリップ
・フロップ56は各ページ・モード動作の開始時において
Ｓ入力に供給される信号PRST′によってセットされる。
フリップ・フロップ56からの出力はノア・ゲート58の入
力に向けられ、ゲート58は他の入力にオア・ゲート60の
出力からの信号を受信する。ノア・ゲート58はその出力
にノア・ゲート62の入力に接続される信号をゲートす
る。ノア・ゲート62は、又入力に信号PAGCASを受信す
る。ノア・ゲート62の出力はアンド・ゲート64の入力に
接続され、アンド・ゲート64は信号BASEL′の制御の下
にその出力に信号PAGCASを出力する。
選択ロジック回路24の出力からそのＲ及びID入力に信号
PAGIND′を、C1入力に信号RCCASを受信する。フリップ
・フロップ56は各ページ・モード動作の開始時において
Ｓ入力に供給される信号PRST′によってセットされる。
フリップ・フロップ56からの出力はノア・ゲート58の入
力に向けられ、ゲート58は他の入力にオア・ゲート60の
出力からの信号を受信する。ノア・ゲート58はその出力
にノア・ゲート62の入力に接続される信号をゲートす
る。ノア・ゲート62は、又入力に信号PAGCASを受信す
る。ノア・ゲート62の出力はアンド・ゲート64の入力に
接続され、アンド・ゲート64は信号BASEL′の制御の下
にその出力に信号PAGCASを出力する。
74ALS244チップでよいバッファ回路80はその入力に書
込信号WE′を受信する。バッファ回路80はその出力から
夫々のメモリー素子バンクに信号WE0′〜WE7′を供給す
る。
込信号WE′を受信する。バッファ回路80はその出力から
夫々のメモリー素子バンクに信号WE0′〜WE7′を供給す
る。
メモリー・アドレス・ビットMA2〜19はアドレス・バ
ス92を介して動的RAMコントローラ24のアドレス・ラッ
チ及び多重化部24Bに供給される。アドレス・ビットMA1
1〜19は行ビットであり、アドレス・ビットMA2〜10は列
ビットである。これらビットは行及び列多重化されてコ
ントローラ部24Bの出力に９アドレス・ビットA0〜A8と
して接続される。アドレス・ビットA0〜A8はアドレス・
バス94を介してアドレス・バッファ90に接続される。ア
ドレス・バッファからのアドレス信号A0〜A7は８本の対
応するバス・ラインに接続され、各バス・ラインは９本
の導体（０〜８）から成る。最初の16メモリー素子はバ
ンク対の１バスに接続され、16メモリー素子の第２のグ
ループはバンク対の他のバスに接続される。
ス92を介して動的RAMコントローラ24のアドレス・ラッ
チ及び多重化部24Bに供給される。アドレス・ビットMA1
1〜19は行ビットであり、アドレス・ビットMA2〜10は列
ビットである。これらビットは行及び列多重化されてコ
ントローラ部24Bの出力に９アドレス・ビットA0〜A8と
して接続される。アドレス・ビットA0〜A8はアドレス・
バス94を介してアドレス・バッファ90に接続される。ア
ドレス・バッファからのアドレス信号A0〜A7は８本の対
応するバス・ラインに接続され、各バス・ラインは９本
の導体（０〜８）から成る。最初の16メモリー素子はバ
ンク対の１バスに接続され、16メモリー素子の第２のグ
ループはバンク対の他のバスに接続される。
第３図における信号名の後の“〜”マークは信号が
“ロー”のときにアクティブであることを表わし、“~"
又は“′”のマークに等しい。アドレス信号MA2〜19は
ボード入力端子に接続される。信号BDSEL′は信号“ア
ドレス”の短時間後に発生する。“ページ”表示信号PA
GIND′は非ページ動作モードではアクティブではないか
ら、“ハイ”のままである。PAGCASは、このモードでは
インアクティブであるから“ロー”のままである。アド
レス・ビットが安定して後約10nsの遅延後、信号RASI
N′がアクティブとなって、メモリー・サイクルを開始
する。信号RASIN′は信号RAS0〜RAS7を各ボードのメモ
リー素子のすべてのバンクに供給する。コントローラ24
Aの出力における信号RCRAS0〜RCRAS3の１つは２つのメ
モリー・アドレス・ビットMA20〜21によって選ばれる。
第３図の例では、信号RCRAS1がアクティブとなる。
“ロー”のときにアクティブであることを表わし、“~"
又は“′”のマークに等しい。アドレス信号MA2〜19は
ボード入力端子に接続される。信号BDSEL′は信号“ア
ドレス”の短時間後に発生する。“ページ”表示信号PA
GIND′は非ページ動作モードではアクティブではないか
ら、“ハイ”のままである。PAGCASは、このモードでは
インアクティブであるから“ロー”のままである。アド
レス・ビットが安定して後約10nsの遅延後、信号RASI
N′がアクティブとなって、メモリー・サイクルを開始
する。信号RASIN′は信号RAS0〜RAS7を各ボードのメモ
リー素子のすべてのバンクに供給する。コントローラ24
Aの出力における信号RCRAS0〜RCRAS3の１つは２つのメ
モリー・アドレス・ビットMA20〜21によって選ばれる。
第３図の例では、信号RCRAS1がアクティブとなる。
RCCAS信号は信号RCRAS0′〜RCRAS3′のどれかがアク
ティブになった後一定遅延時間後にアクティブになる。
一定の遅延時間は動的RAMコントローラ24の回路に固有
のものである。この例では短時間後、列信号CAS2′及び
CAS3′がアクティブとなり、メモリーがアドレスされ
る。
ティブになった後一定遅延時間後にアクティブになる。
一定の遅延時間は動的RAMコントローラ24の回路に固有
のものである。この例では短時間後、列信号CAS2′及び
CAS3′がアクティブとなり、メモリーがアドレスされ
る。
第４図はページ・モード動作を表わし、行アドレス・
ビットMA11〜19が選ばれると、それは異なるページが必
要となるか、又は非ページ・モード動作に入るまで一定
のままである。同一ページのデータを使用するため、列
アドレスのみを変化（希望によりバンク及びボード選択
信号も）して、メモリーのボードすべてにページ・モー
ド・アクセスを拡張してもよい。ページ・モードでは、
信号PAGIND′はアクテイブ“ロー”となり、メモリーが
ページ・モード動作にある間“ロー”のままである。信
号BDSEL′がアクティブ“ロー”になると、非ページ・
モードのメモリー動作と類似になる。信号RASIN′が
“ロー”になると、行アドレスが変化しない限り、“ロ
ー”のままである。RASIN′が“ロー”になると、信号R
AS0〜RAS7を“ロー”にし、信号RCRAS1′をアクティブ
“ロー”にすることによって、メモリー・バンク（この
例ではメモリー・バンク２）を選択する。短時間後、信
号PAGCAS′はアクティブ“ハイ”となり、信号CAS2′及
びCAS3′をアクティブ“ロー”にする。第１のCAS信号
はメモリー素子に列アドレスをストローブする。第２の
列アドレスはアドレス・バスに出力され、CAS信号の第
２の組はアクティブ“ロー”になって、第２の列アドレ
スをストローブする。この処理はメモリーのアドレスさ
れている特定のページを希望する限り続行する。バンク
及びボード選択信号はページ・モードにある間変更して
より大きなページから選択するようにすることができ
る。フリップ・フロップ56はページ・モードにあるとき
に、信号PAGIND′がインアクティブ“ハイ”になると同
時に信号RASIN′がインアクティブ“ハイ”となること
を保証する。
ビットMA11〜19が選ばれると、それは異なるページが必
要となるか、又は非ページ・モード動作に入るまで一定
のままである。同一ページのデータを使用するため、列
アドレスのみを変化（希望によりバンク及びボード選択
信号も）して、メモリーのボードすべてにページ・モー
ド・アクセスを拡張してもよい。ページ・モードでは、
信号PAGIND′はアクテイブ“ロー”となり、メモリーが
ページ・モード動作にある間“ロー”のままである。信
号BDSEL′がアクティブ“ロー”になると、非ページ・
モードのメモリー動作と類似になる。信号RASIN′が
“ロー”になると、行アドレスが変化しない限り、“ロ
ー”のままである。RASIN′が“ロー”になると、信号R
AS0〜RAS7を“ロー”にし、信号RCRAS1′をアクティブ
“ロー”にすることによって、メモリー・バンク（この
例ではメモリー・バンク２）を選択する。短時間後、信
号PAGCAS′はアクティブ“ハイ”となり、信号CAS2′及
びCAS3′をアクティブ“ロー”にする。第１のCAS信号
はメモリー素子に列アドレスをストローブする。第２の
列アドレスはアドレス・バスに出力され、CAS信号の第
２の組はアクティブ“ロー”になって、第２の列アドレ
スをストローブする。この処理はメモリーのアドレスさ
れている特定のページを希望する限り続行する。バンク
及びボード選択信号はページ・モードにある間変更して
より大きなページから選択するようにすることができ
る。フリップ・フロップ56はページ・モードにあるとき
に、信号PAGIND′がインアクティブ“ハイ”になると同
時に信号RASIN′がインアクティブ“ハイ”となること
を保証する。
以上説明したように、この発明によると、アドレス可
能なメモリー・ページ容量を大きくできるという利点に
加えて、ページ・モード動作を高速度で実行することが
できる。
能なメモリー・ページ容量を大きくできるという利点に
加えて、ページ・モード動作を高速度で実行することが
できる。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−144966（ＪＰ，Ａ) 特開 昭57−208686（ＪＰ，Ａ)
Claims (2)
- 【請求項１】複数のバンクされたメモリー素子（20A）
からなるメモリーボード（10A）を複数有し、 前記メモリー素子に行アドレス・ストローブ信号（RAS
/）を供給し、ページモード動作中前記行アドレス・ス
トローブ信号を維持する行アドレス・ストローブ入力手
段と、 前記行アドレス・ストローブ信号（RAS/）に応答して、
前記メモリー素子（20A）に行アドレス情報が供給され
る行アドレス入力手段と、 ページモード動作中前記行アドレス・ストローブ信号
（RAS/）を維持している間、ボードイネーブル信号（BA
SEL）を選択的に供給するメモリーボード選択手段と、 ページモード動作中にボードイネーブル信号（BASEL）
が表れ、前記行アドレス・ストローブ信号が維持されて
いる間、選択されたバンクの各メモリー素子（20A）に
列ストローブ信号（CAS）を選択的に供給し、選択され
たメモリー素子をイネーブルし列アドレス情報を受け取
れるようにしたバンク選択手段（24A）と、を含むペー
ジモード動作可能なメモリー装置。 - 【請求項２】ａ） 複数のバンクされたメモリー素子
（20A）を有すメモリーボード（10A）を複数提供し、 ｂ） 行、列、バンク、ボードの各アドレスビットを有
するメモリーアドレス信号を前記複数のメモリーボード
（10A）に供給し、 ｃ） アクティブな行アドレス・ストローブ信号（RAS
/）を全メモリー素子（20A）に供給し、ページモード動
作中前記信号をアクティブに維持し、 ｄ） 前記メモリーアドレス信号に応答してボード（10
A）とメモリー素子のバンクを選択し、列アドレス・ス
トローブ信号を選ばれたメモリーバンクに供給し、 ｅ） 前記列アドレス・ストローブ信号に応答して前記
メモリーアドレス信号に選ばれたバンクのメモリー素子
に供給し、 ｆ） ページモード動作中各アドレスされるべき列に対
して前記工程ｄ）及びｅ）を反復する各工程を含むメモ
リーシステムのページモード動作方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/778,815 US4823324A (en) | 1985-09-23 | 1985-09-23 | Page mode operation of main system memory in a medium scale computer |
| US778815 | 1985-09-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63501045A JPS63501045A (ja) | 1988-04-14 |
| JP2595220B2 true JP2595220B2 (ja) | 1997-04-02 |
Family
ID=25114468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61504825A Expired - Fee Related JP2595220B2 (ja) | 1985-09-23 | 1986-09-08 | ページモード動作可能なメモリー装置及びメモリーシステムのページモード動作方法 |
Country Status (9)
| Country | Link |
|---|---|
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| EP (1) | EP0238550B1 (ja) |
| JP (1) | JP2595220B2 (ja) |
| AU (1) | AU583950B2 (ja) |
| CA (1) | CA1258910A (ja) |
| DE (1) | DE3676488D1 (ja) |
| DK (1) | DK170584B1 (ja) |
| WO (1) | WO1987001858A2 (ja) |
| ZA (1) | ZA866857B (ja) |
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| GB2215498A (en) * | 1988-02-01 | 1989-09-20 | Tsb International Inc | Expandable reconfigurable memory circuit |
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| US5335336A (en) * | 1988-03-28 | 1994-08-02 | Hitachi, Ltd. | Memory device having refresh mode returning previous page address for resumed page mode |
| US5239638A (en) * | 1988-12-30 | 1993-08-24 | Intel Corporation | Two strobed memory access |
| GB8907933D0 (en) * | 1989-04-08 | 1989-05-24 | Macdonald Neal H | Control system for an array of circuit modules |
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| JPH0682339B2 (ja) * | 1990-08-31 | 1994-10-19 | インターナショナル・ビジネス・マシーンズ・コーポレイション | メモリ・アクセス・システムおよび方法 |
| US5278967A (en) * | 1990-08-31 | 1994-01-11 | International Business Machines Corporation | System for providing gapless data transfer from page-mode dynamic random access memories |
| US5479640A (en) * | 1990-08-31 | 1995-12-26 | International Business Machines Corporation | Memory access system including a memory controller with memory redrive circuitry |
| JPH07281948A (ja) * | 1994-04-06 | 1995-10-27 | Mitsubishi Electric Corp | メモリ制御装置 |
| JPH07334416A (ja) * | 1994-06-06 | 1995-12-22 | Internatl Business Mach Corp <Ibm> | コンピュータ・システムにおけるページ・モード・メモリの初期設定の方法および手段 |
| US6209071B1 (en) * | 1996-05-07 | 2001-03-27 | Rambus Inc. | Asynchronous request/synchronous data dynamic random access memory |
| US6263448B1 (en) | 1997-10-10 | 2001-07-17 | Rambus Inc. | Power control system for synchronous memory device |
| US6009019A (en) * | 1998-02-05 | 1999-12-28 | S3 Incorporated | Real time DRAM eliminating a performance penalty for crossing a page boundary |
| DE102013012259B3 (de) | 2013-07-24 | 2014-10-09 | Airbus Defence and Space GmbH | Aluminium-Werkstoff mit verbesserter Ausscheidungshärtung, Verfahren zu dessen Herstellung und Verwendung des Aluminium-Werkstoffes |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4541090A (en) * | 1981-06-09 | 1985-09-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| JPS57208686A (en) * | 1981-06-16 | 1982-12-21 | Fujitsu Ltd | Semiconductor storage device |
| JPH0632217B2 (ja) * | 1981-06-29 | 1994-04-27 | 富士通株式会社 | 半導体記憶装置 |
| JPS59135695A (ja) * | 1983-01-24 | 1984-08-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS59144966A (ja) * | 1983-02-08 | 1984-08-20 | Nec Corp | デ−タ処理装置 |
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-
1985
- 1985-09-23 US US06/778,815 patent/US4823324A/en not_active Expired - Lifetime
-
1986
- 1986-09-08 DE DE8686905621T patent/DE3676488D1/de not_active Expired - Lifetime
- 1986-09-08 EP EP86905621A patent/EP0238550B1/en not_active Expired - Lifetime
- 1986-09-08 WO PCT/US1986/001826 patent/WO1987001858A2/en active IP Right Grant
- 1986-09-08 AU AU63366/86A patent/AU583950B2/en not_active Ceased
- 1986-09-08 JP JP61504825A patent/JP2595220B2/ja not_active Expired - Fee Related
- 1986-09-09 ZA ZA866857A patent/ZA866857B/xx unknown
- 1986-09-18 CA CA000518475A patent/CA1258910A/en not_active Expired
-
1987
- 1987-05-25 DK DK264287A patent/DK170584B1/da active
Also Published As
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| JPS63501045A (ja) | 1988-04-14 |
| EP0238550B1 (en) | 1991-01-02 |
| EP0238550A1 (en) | 1987-09-30 |
| ZA866857B (en) | 1987-04-29 |
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| DK264287D0 (da) | 1987-05-25 |
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| WO1987001858A3 (en) | 1987-07-02 |
| AU6336686A (en) | 1987-04-07 |
| CA1258910A (en) | 1989-08-29 |
| WO1987001858A2 (en) | 1987-03-26 |
| DK170584B1 (da) | 1995-10-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |